•高集成度让具有智能手机投屏等功能的全数字仪表盘和多媒体主机下探到中低端汽车
•高性能多核架构确保图形和音视频质量出色
•片上专用安全微控制器，内置密码算法加速硬件，确保数据安全处理于业界领先水平

意法半导体（STMicroelectronics，简称ST；纽约证券交易所代码：STM）发布了新的汽车信息娱乐处理技术，让有助于提升普通汽车高档感的纯数字式仪表盘（俗称液晶仪表盘）走进中低端车型。

意法半导体新推出的Accordo 5汽车处理器产品家族可以让一个低功耗、小尺寸的处理器平台满足经济型汽车显示屏的主要性能要求。新产品单片集成完整的图形控制和音视频处理功能，有助于汽车系统厂商节省研发成本，简化组装工序，降低全数字仪表盘和影像导航主机的成本。

Accordo 5汽车处理器可实现驾驶者十分看重的实用功能，例如智能手机投屏可以让驾驶者在车载显示屏幕上安全查看或使用手机上的内容，例如音乐和导航服务。先进的主处理器和高性能图形及音视频引擎可以实现复杂的信息显示功能，例如，同时显示用户界面、倒车影像、导航地图、视频预览。播放功能支持H.264 和DivX®等主要视频编码格式，以及涉及图形混合覆盖等图效处理的2D和3D图形。新产品提供USB接口和SD存储卡接口。

安全是用户看不到的，但对于今天网络化越来越高的汽车至关重要，Accordo 5汽车芯片集成一个高性能安全微控制器，保护多媒体主机与汽车网络之间的连接通信安全。这款安全微控制器内置启动代码鉴权、安全互连和高性能数据加密等功能。

意法半导体汽车产品与分立器件事业部副总裁兼汽车数字产品部总经理Fabio Marchio表示：“用图形界面的数字仪表盘代替传统的机械开关旋钮、按键和指示灯，可以让驾驶者更方便地了解汽车状况和车辆周围情况，数字影像主机可提升驾驶安全性和便利性。Accordo 5汽车处理器通过高成本效益的单片解决方案提供最先进的功能，让汽车企业能够将这些好处提供给更多的客户。”

技术细节：

Accordo 5产品家族是意法半导体取得市场成功的Accrodo产品线的最新一代产品，集成ARM® Cortex®-A7处理器，各项参数领先于市场上其它品牌的数字信息娱乐芯片。Cortex-A7架构不仅尺寸小，而且性价比高，运算处理性能优异，访存速度快。Accordo5系列为设计人员提供多种配置选择，单核Cortex A7支持外部16位高性能DDR3存储器，以及双核Cortex-A7支持外部16或者32位高性能DDR3储存器。

Accordo 5虽然主打中档汽车市场，但是500MHz 3D图形处理器内核使其图形处理性能远超同级产品。系统架构支持1080p分辨率的2D和3D图形，常用格式包括OpenVG、OpenGLES-2.0，具有图形效果功能，例如，灵活的多达四图层混合和视频覆盖功能。多格式视频子系统提供图效后处理功能，例如画中画。高性能音频DSP、六个立体声模拟声道和支持多个工业标准的音频接口使提Accordo 5具有非凡的音频性能。内置显示控制器支持全高清分辨率的TFT-LCD触屏。

新产品家族进一步强化了安全性，内部集成一个ARM Cortex-M微控制器，专门管理数字仪表盘与汽车主网络之间的CAN接口的安全。Accordo 5芯片集成三个CAN端口，其中一个支持最新的CAN FD 高速传输标准，片上硬件密码加速器支持SHA-2、PK和 AES加密算法，一次性可编程(OTP)存储器用于保存主密钥，防止数据被恶意篡改。这款微控制器的待机电流极小，整个芯片的功耗都经过精心优化，从而最大限度降低对汽车的电池消耗。

关于其它的先进技术，更高的热耗散-执行性能比有助于简化热管理设计，提高运行可靠性；灵活的信号布线可简化音频设计。

意法半导体为设计人员提供功能全面的软件和中间件IP，使用这个平台开发功能丰富的显示屏和仪表板变得更加简单。

Accordo 5产品家族由STA1275、STA1285和STA1295三款产品组成，即日起提供样片。STA1295搭载双核Cortex-A7处理器，采用19mm x 19mm x 1.7mm LFBGA529封装。

芯片在电子学中是一种把电路小型化的方式，主要包括半导体设备，也包括被动组件等，并通常制造在半导体晶圆表面上。

前述将电路制造在半导体芯片表面上的集成电路又称薄膜集成电路；另有一种厚膜混成集成电路是由独立半导体设备和被动组件，集成到衬底或线路板所构成的小型化电路。

集成电路产业的特色是赢者通吃，像Intel这样的巨头，巅峰时期的利润可以高达60%。那么，相对应动辄几百、上千元的CPU，它的实际成本到底是多少呢？

先来看看制造过程

芯片制作完整过程包括芯片设计、晶片制作、封装制作、成本测试等几个环节，其中晶片制作过程尤为的复杂。 精密的芯片其制造过程非常的复杂首先是芯片设计，根据设计的需求，生成的“图样”。

1、芯片的原料晶圆

晶圆的成分是硅，硅是由石英沙所精练出来的，晶圆便是硅元素加以纯化（99.999%），接着是将些纯硅制成硅晶棒，成为制造集成电路的石英半导体的材料，将其切片就是芯片制作具体需要的晶圆。晶圆越薄，生产的成本越低，但对工艺就要求的越高。

2、晶圆涂膜

晶圆涂膜能抵抗氧化以及耐温能力，其材料为光阻的一种。

3、晶圆光刻显影、蚀刻

该过程使用了对紫外光敏感的化学物质，即遇紫外光则变软。通过控制遮光物的位置可以得到芯片的外形。在硅晶片涂上光致抗蚀剂，使得其遇紫外光就会溶解。

这时可以用上第一份遮光物，使得紫外光直射的部分被溶解，这溶解部分接着可用溶剂将其冲走。这样剩下的部分就与遮光物的形状一样了，而这效果正是我们所要的。这样就得到我们所需要的二氧化硅层。

4、搀加杂质

将晶圆中植入离子，生成相应的P、N类半导体。具体工艺是是从硅片上暴露的区域开始，放入化学离子混合液中。

这一工艺将改变搀杂区的导电方式，使每个晶体管可以通、断、或携带数据。简单的芯片可以只用一层，但复杂的芯片通常有很多层，这时候将这一流程不断的重复，不同层可通过开启窗口联接起来。

这一点类似多层PCB板的制作制作原理。 更为复杂的芯片可能需要多个二氧化硅层，这时候通过重复光刻以及上面流程来实现，形成一个立体的结构。

5、晶圆测试

经过上面的几道工艺之后，晶圆上就形成了一个个格状的晶粒。通过针测的方式对每个晶粒进行电气特性检测。

一般每个芯片的拥有的晶粒数量是庞大的，组织一次针测试模式是非常复杂的过程，这要求了在生产的时候尽量是同等芯片规格构造的型号的大批量的生产。

数量越大相对成本就会越低，这也是为什么主流芯片器件造价低的一个因素。

6、封装

将制造完成晶圆固定，绑定引脚，按照需求去制作成各种不同的封装形式，这就是同种芯片内核可以有不同的封装形式的原因。

比如：DIP、QFP、PLCC、QFN 等等。这里主要是由用户的应用习惯、应用环境、市场形式等外围因素来决定的。

7、测试、包装

经过上述工艺流程以后，芯片制作就已经全部完成了，这一步骤是将芯片进行测试、剔除不良品，以及包装。

芯片的硬件成本构成

芯片的成本包括芯片的硬件成本和芯片的设计成本。

芯片硬件成本包括晶片成本+掩膜成本+测试成本+封装成本四部分（像ARM阵营的IC设计公司要支付给ARM设计研发费以及每一片芯片的版税，但笔者这里主要描述自主CPU和Intel这样的巨头，将购买IP的成本省去），而且还要除去那些测试封装废片。

用公式表达为：

芯片硬件成本=（晶片成本+测试成本+封装成本+掩膜成本）/ 最终成品率

对上述名称做一个简单的解释，方便普通群众理解，懂行的可以跳过。

从二氧化硅到市场上出售的芯片，要经过制取工业硅、制取电子硅、再进行切割打磨制取晶圆。晶圆是制造芯片的原材料，晶片成本可以理解为每一片芯片所用的材料（硅片）的成本。

一般情况下，特别是产量足够大，而且拥有自主知识产权，以亿为单位量产来计算的话，晶片成本占比最高。不过也有例外，在接下来的封装成本中介绍奇葩的例子。

封装是将基片、内核、散热片堆叠在一起，就形成了大家日常见到的CPU，封装成本就是这个过程所需要的资金。在产量巨大的一般情况下，封装成本一般占硬件成本的5%-25%左右，不过IBM的有些芯片封装成本占总成本一半左右，据说最高的曾达到过70%.

测试可以鉴别出每一颗处理器的关键特性，比如最高频率、功耗、发热量等，并决定处理器的等级，比如将一堆芯片分门别类为：I5 4460、I5 4590、I5 4690、I5 4690K等，之后Intel就可以根据不同的等级，开出不同的售价。不过，如果芯片产量足够大的话，测试成本可以忽略不计。

掩膜成本就是采用不同的制程工艺所需要的成本，像40/28nm的工艺已经非常成熟，成本也低——40nm低功耗工艺的掩膜成本为200万美元；28nm SOI工艺为400万美元；28nm HKMG成本为600万美元。

不过，在先进的制程工艺问世之初，耗费则颇为不菲——在2014年刚出现14nm制程时，其掩膜成本为3亿美元（随着时间的推移和台积电、三星掌握14/16nm制程，现在的价格应该不会这么贵）；而Intel正在研发的10nm制程。根据Intel官方估算，掩膜成本至少需要10亿美元。

不过如果芯片以亿为单位量产的话（貌似苹果每年手机+平板的出货量上亿），即便掩膜成本高达10亿美元，分摊到每一片芯片上，其成本也就10美元。而这从另一方面折射出为何像苹果这样的巨头采用台积电、三星最先进，也是最贵的制程工艺，依旧能赚大钱，这就是为什么IC设计具有赢者通吃的特性。

像代工厂要进行的光刻、蚀刻、离子注入、金属沉积、金属层、互连、晶圆测试与切割、核心封装、等级测试等步骤需要的成本，以及光刻机、刻蚀机、减薄机、划片机、装片机、引线键合机、倒装机等制造设备折旧成本都被算进测试成本、封装成本、掩膜成本中，就没有必要另行计算了。

晶片的成本

由于在将晶圆加工、切割成晶片的时候，并不是能保证100%利用率的，因而存在一个成品率的问题，所以晶片的成本用公式表示就是：

晶片的成本=晶圆的成本/（每片晶圆的晶片数*晶片成品率）

由于晶圆是圆形的，而晶片是矩形的，必然导致一些边角料会被浪费掉，所以每个晶圆能够切割出的晶片数就不能简单的用晶圆的面积除以晶片的面积，而是要采用以下公式：

每个晶圆的晶片数=（晶圆的面积/晶片的面积）-（晶圆的周长/（2*晶片面积）的开方数）

晶片的成品率和工艺复杂度、单位面积的缺陷数息息相关，晶片的成品率用公司表达为：

晶片的成品率=（1+B*晶片成本/A）的（-A次方）

A是工艺复杂度，比如某采用40nm低功耗工艺的自主CPU-X的复杂度为2～3之间；
B是单位面积的缺陷数，采用40nm制程的自主CPU-X的单位面积的缺陷数值为0.4～0.6之间。

假设自主CPU-X的长约为15.8mm，宽约为12.8mm，（长宽比为37:30，控制一个四核芯片的长宽比在这个比例可不容易）面积约为200平方毫米（为方便计算把零头去掉了）。

一个12寸的晶圆有7万平方毫米左右，于是一个晶圆可以放299个自主CPU-X，晶片成品率的公式中，将a=3，b=0.5带入进行计算，晶片成品率为49%，也就是说一个12寸晶圆可以搞出146个好芯片，而一片十二寸晶圆的价格为4000美元，分摊到每一片晶片上，成本为28美元。

芯片硬件成本计算

封装和测试的成本这个没有具体的公式，只是测试的价格大致和针脚数的二次方成正比，封装的成本大致和针脚乘功耗的三次方成正比。如果CPU-X采用40nm低功耗工艺的自主芯片，其测试成本约为2美元，封装成本约为6美元。

因40nm低功耗工艺掩膜成本为200万美元，如果该自主CPU-X的销量达到10万片，则掩膜成本为20美元，将测试成本=2美元，封装成本=6美元，晶片成本=28美元代入公式，则芯片硬件成本=（20+2+6）/0.49+28=85美元

自主CPU-X的硬件成本为85美元。

如果自主CPU-Y采用28nm SOI工艺，芯片面积估算为140平方毫米，则可以切割出495个CPU，由于28nm和40nm工艺一样，都属于非常成熟的技术，切割成本的影响微乎其微，因此晶圆价格可以依旧以4000万美元计算，晶片成品率同样以49%的来计算，一个12寸晶圆可以切割出242片晶片，每一片晶片的成本为16美元。

如果自主CPU-X产量为10万，则掩膜成本为40美元，按照封装测试约占芯片总成本的20%、晶片成品率为49%来计算，芯片的硬件成本为122美元。

如果该自主芯片产量为100万，则掩膜成本为4美元，按照封装测试约占芯片总成本的20%来，最终良品率为49%计算，芯片的硬件成本为30美元。

如果该自主芯片产量为1000万，则掩膜成本为0.4美元，照封装测试约占芯片总成本的20%来，最终良品率为49%计算，芯片的硬件成本21美元。

显而易见，在相同的产量下，使用更先进的制程工艺会使芯片硬件成本有所增加，但只要产量足够大，原本高昂的成本就可以被巨大的数量平摊，芯片的成本就可以大幅降低。

芯片的定价

硬件成本比较好明确，但设计成本就比较复杂了。这当中既包括工程师的工资、EDA等开发工具的费用、设备费用、场地费用等等。

另外，还有一大块是IP费用——如果是自主CPU到还好（某自主微结构可以做的不含第三方IP），如果是ARM阵营IC设计公司，需要大量外购IP，这些IP价格昂贵，因此不太好将国内外各家IC设计公司在设计上的成本具体统一量化。

按国际通用的低盈利芯片设计公司的定价策略8：20定价法，也就是硬件成本为8的情况下，定价为20，自主CPU-X在产量为10万片的情况下售价为212美元。别觉得这个定价高，其实已经很低了，Intel一般定价策略为8：35，AMD历史上曾达到过8：50.

在产量为10万片的情况下，自主CPU-Y也采用8：20定价法，其售价为305美元；
在产量为100万的情况下，自主CPU-Y也采用8：20定价法，其售价为75美元；
在产量为1000万的情况下，自主CPU-Y也采用8：20定价法，其售价为52.5美元。

由此可见，要降低CPU的成本/售价，产量至关重要，而这也是Intel、苹果能采用相对而昂贵的制程工艺，又能攫取超额利润的关键。

PS：本文参考自作者铁流

本月早些时候公布的“2015年半导体国际技术路线图”（ITRS）显示，经过50多年的微型化，晶体管的尺寸可能将在五年后停止缩减。

该报告预测，在2021年后，继续缩小微处理器中晶体管的尺寸，对公司而言在经济上不可取。相反，芯片制造商将用其他方法增大晶体管密度，即将晶体管从水平结构，转变为垂直结构并建造多层电路。

一些人认为，这一变化相当于是宣布摩尔定律的终结。雪上加霜的是，这是最后一份ITRS路线图。

ITRS由美国发起，而后扩展到全球，已有20年的历史，现在却走到了终点。

1971年到2016年，全球半导体行业根据摩尔定律，在电路板上容纳的晶体管数量

半导体特性不再由半导体公司决定

因为行业参与度的减少以及打算着手其他项目，美国半导体行业协会（SIA）——美国的一个贸易集团，代表IBM、英特尔以及华盛顿其他公司的利益，是ITRS的主办方之一——将离开ITRS，与半导体研究公司（SRC）合作，参与政府和行业支持的重点研究项目。

ITRS的其他参与者将以新的名义继续制定路线图 ITRS 2.0，并将其作为IEEE计划“Rebooting Computing”的一部分。

ITRS的转变似乎只是微小的行政变动。但是，VLSL公司的分析员Dan Hutcheson表示，这是行业的大地震。20世纪90年代早期，为了制定路线图，美国的半导体公司进行合作、确定共同需求，最终于1998年成立了ITRS。Hutcheson说，供应商很难知道半导体公司需要什么，因此，芯片公司就要集体制定优先次序以便充分利用有限的研发资金。

然而，按照摩尔定律的规律发展，给各个公司带来困难和大的开支，导致行业内出现重大整合。据Hutcheson统计，2001年有19家公司开发、制造装有先进晶体管的逻辑芯片。而今天，只有4家公司：英特尔、三星、台积电和GlobalFoundries（此前，IBM也属于这一行列，只是近期将其芯片制造厂卖给了GlobalFoundries）。

Hutcheson表示，这些公司有自己的路线图，可以直接与自己的设备和材料供应商交流。此外，它们之间的竞争十分激烈。

“这个行业已经变了，”ITRS的主席Paolo Gargini说，但是他还强调了其他的转变。不再自己制造尖端芯片的半导体公司，靠的是工厂为其芯片提供先进技术。Gargini还说，芯片购买方和设计方，如苹果、谷歌和高通，越来越能决定未来芯片的要求。

“以前，是半导体公司决定半导体的特性，而现在的情况完全不同。”

ITRS 2.0：摩尔定律并没有死亡

最新的这份ITRS报告的命名是ITRS 2.0。这一名称反映了计算的改进不再是来自自下而上的推动——使用更小的交换机和密度更大、速度更快的内存。相反，现在更多的是依靠自上而下的方法，注重能促进芯片设计的各种应用，如数据中心、物联网和移动设备。

实际上，在2014年4月，ITRS 委员会便宣布，他们决定重组 “ITRS 路线图”，以适应半导体行业不断发展的需求。新的 ITRS 2.0 将聚焦 7 大主题：

系统集成：关注如何从设计上在计算机体系架构中整合异构模块

系统外连接：关注无线技术
异构集成：如何将不同技术集成为一体
异构组件：MEMS、传感器等其他系统设备
非 CMOS 结构：自旋电子学、忆阻器以及其他不是基于 CMOS 的设备
摩尔定律升级（More Moore）：继续关注 CMOS 元件缩小
工场集成：关注新的半导体生产工具和工艺

这次新发布的报告，就属于“摩尔定律升级”研究组的成果。

根据最近的新闻报道，新的IEEE路线图——International Roadmap for Devices and Systems——也将使用这种方法，但是会增加计算机体系结构，允许“一个全面的、端到端的计算生态系统视图，包括设备、组件、系统、体系结构和软件”。

对比2013年报告与2015年报告可以发现，半导体体积将在2021年迎来巨变

2014年，上一份 ITRS 报告预测，晶体管微型化仍是长期趋势。该报告预测，至少在2028年前，晶体管的栅极长度——电流必须在晶体管流过的距离——以及其他重要逻辑芯片的尺寸将继续缩小。

可是，自2014年以来，三维架构的概念发展越来越快。内存产业已经转向了三维架构，以减轻微型化的压力和提高NAND Flash的容量。单片三维集成——建造多层设备，层层叠加，彼此用密集的电线相连——也成为越来越受欢迎的讨论主题。

新的报告包括了这些趋势，预测了传统芯片尺寸缩小的趋势将于本世纪20年代初终结。但是，摩尔定律终结这个观点是“完全错误的”。

Gargini 说，“媒体想出了各种方式来解释摩尔定律，但是，摩尔定律只有一个定义：晶体管的数量每两年增加一倍。” 他强调：摩尔定律只是简单地预测，给定的一个集成电路区域能容纳多少晶体管，而不管是在单层的还是多层的芯片。

如果有哪一家公司愿意，它在2020年后也可以继续缩小晶体管的尺寸，只不过使用三维芯片要更划算——这就是报告想传达的信息。

换句话说，通过使用3D堆叠等新的技术，短期内芯片的晶体管密度将继续提高。这也是 ITRS 2.0 “持续关注CMOS 元件缩小”的原因。

物联网时代的到来，将产生数以百亿计的连接设备，每台设备都需要相应的芯片。而且，不同于PC和手机，很多物联网终端不需要太强的本地计算能力，半导体厂商并不需要继续突破硬件的物理极限，他们面前已经出现了新的市场和趋势——软件与硬件的结合越发紧密。

在这种新常态下，云计算、软件，以及全新的计算架构将成为未来计算技术进步的关键。

与以往首先改善硬件，软件随后跟上的趋势不同，以后半导体行业的发展将会呈现以软件为主导的软硬结合新思路：先看手机、物联网设备及数据中心等软件的需求，再回过头来决定支持这些软件和应用需要怎样的处理能力，并由此规划硬件的设计。

未来半导体发展

同时发生的还有其他的变化。

ITRS预测，几年过后，在使用三维集成之前，前沿芯片公司将放弃现在用于高性能芯片中的晶体管结构：鳍式场效应晶体管FinFET（见上图）。

在FinFET的架构中，栅门成类似鱼鳍的叉状3D架构，可于电路的两侧控制电路的接通与断开。据这次的路线图显示，芯片制造商将会放弃FinFET，选择另一种晶体管——具有横向环绕栅极，有与FinFET类似的水平通道，但是被一个向下延伸的栅极包围（见下图）。

在那之后，晶体管将变为垂直架构，通道将采用支柱的形状，或是纳米线竖立着。

传统硅通道也将被其他材质的通道取代，即硅锗、锗、来自元素周期表第III和V列元素组成的化合物。

这些变化将使得芯片厂商能在同样大的区域装下更多的晶体管，这也就遵守了摩尔定律。

报告指出，半导体行业在短期（2015 年到2022年）和长期（2023年到2030年）所分别面临的挑战将是：

短期

硅基CMOS尺寸缩小
高迁移率沟道材料的实现
DRAM 和 SRAM尺寸缩小
高密度非易失存储尺寸缩小
材料，制程、结构变化及新的应用的可靠性

长期

先进多栅结构的实现
新存储结构的研发与实现
新器件、结构和材料的可靠性
功耗下降
多种功能的集成

但是，遵循摩尔定律的精神——计算性能稳定增长——则是另外一回事。

2015年，IEEE计算机协会主席和IEEE重启计算项目的联合领导人Tom Conte表示，晶体管密度增加一倍，有时并不等同于计算性能提高。

长期以来，晶体管尺寸缩小意味着速度更快。然而Conte说，在上世纪90年代中期，晶体管数量越来越多，但由此导致的能耗也越来越大，反而导致计算速度延迟，于是工程师重新设计的芯片的微体系结构来提高性能。十年过后，晶体管的密度已经非常大了，逼近极限。芯片厂商不得不在电路板上封装多核芯片以维持情况，这也是IEEE提出新路线图的原因。