Cadence Allegro是目前的主流PCB设计软件之一，具有功能集成化、功能组件化、电路分析功能强大、支持团队合作等特点。作为一名PCB工程师/硬件工程师，熟练掌握和运用Allegro是必备的技能。下面就和和大家分享一些关于Allegro软件的操作技巧，无论是新手还是老司机都应该要知道。

鼠标设定

在Allegro视窗 layout时，每执行一个指令例：Add connect, Show element等鼠标会跳到option窗口，这样对layout造成不便。

控制面版＞滑鼠之移动选项中，指到预设按钮（或智慧型移动）：取消“在对话方块将滑鼠指标移到预设按钮”设置。

Allegro布局基本知识

①摆放的方法：Edit –> move或mirror或rotate

②关于电容滤波，当有大电容和小电容同时对一点滤波时，应该把从小电容拉出的线接到器件管脚。即靠近管脚的为最小的电容。

③各层颜色设置：top –> 粉色；bottom –> 蓝色

查看线宽

Display----Element（右边Find里面只勾选Cline Segs），然后点击走线，在弹出的信息里面可以看到 width 信息。

查看线长

Display----Element（右边Find里面只勾选Cline），然后点击走线，在弹出的信息里面可以看到 CLINE length 信息。

Hilight时的两种不同的显示方式

（实线和虚线）在setup>user preferences>display中,勾上display_nohilitefont,则以实线显示，不勾则虚线显示，实线比较容易看清。

显示过孔焊盘轮廓

Setup->DesignParameters点击Display栏，选中右边的Display planted holes。

当我们要RENAME背面元件时不成功

选Edit/property，选中背面所有元件（FIND中选component），分配一个auto_rename属性,然后再rename一次。

定义某部分区域不能有测试点

在ManuFATuring/no_probe_bottom这层加上一块SHAPE则可.当用Route/Testprep/create Probe来create这块区域的测试点时会失败，出现的提示为：Pin out of bounds。

CRTL键在Allegro中的使用

在执行逐个多选指令像Hilight、其他命令之Temp Group时，按住CRTL键可以实现反向选择的功能，即执行Hilight时，按CRTL键时为Dehilight, 执行其他命令之Temp Group时按CRTL键为取消选择。

关闭铺铜（覆铜）shape的显示

Allegro 的shape 默认显示模式是通过 菜单 “Setup” -> “User Preferences…” ，然后在弹出的 “User Preferences Editor”用户配置窗口中选择 “Display” 选项下的 “shape_fill”, 勾选对应的选项即可实现 禁止铺铜显示还是显示铺铜边框功能。

更新封装

封装修改后，在allegro下palce--update symbols。在package symbol下选择要更新的封装。注意勾选update symbol padstacks、Ignore FIXED property。

约束规则的设置概要

①约束的设置：setup –> constrains –> set standard values 可以设置线宽，线间距。间距包括：pin to pin、line to pin、line to line等

②主要用spacing rule set 和 physical rule set

如何保护自己的Project

Allegro14.2中Allegro Design Expert之Editor. File>Properties选择Password. 输入密码，再钩选Disable export of design data项，这样你的Project就不会被人盗用了。

如何替换某个过孔？

Tools->PadStack->Replace，然后必须选上Single via replace mode，最后选上要想替换的过孔即可；利用copy来快速添加大量过孔即可。

如何生成钻孔文件

Manufacture -> NC -> Drill Customization->auto generate symbols
Manufacture -> NC -> Drill Legend
Manufacture -> NC ->NC parameters->enhanced excellon format->close
Manufacture -> NC -> NC Drill->auto tool select->optimize drill head travel

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在高速PCB电路设计过程中，经常会遇到信号完整性问题，导致信号传输质量不佳甚至出错。那么如何区分高速信号和普通信号呢？

很多人觉得信号频率高的就是高速信号，实则不然。我们知道任何信号都可以由正弦信号的N次谐波来表示，而信号的最高频率或者信号带宽才是衡量信号是否是高速信号的标准。

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隔离一块PCB板上的元器件有各种各样的边值(edge rates)和各种噪声差异。对改善SI最直接的方式就是依据器件的边值和灵敏度，通过PCB板上元器件的物理隔离来实现。

图1是一个实例。在例子中，供电电源、数字I/O端口和高速逻辑这些对时钟和数据转换电路的高危险电路将被特别考虑。

第一个布局中放置时钟和数据转换器在相邻于噪声器件的附近，噪声将会耦合到敏感电路及降低他们的性能。第二个布局做了有效的电路隔离将有利于系统设计的信号完整性。

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阻抗、反射及终端匹配阻抗控制和终端匹配是高速电路设计中的基本问题。通常每个电路设计中射频电路均被认为是最重要的部分，然而一些比射频更高频率的数字电路设计反而忽视了阻抗和终端匹配。

由于阻抗失配产生的几种对数字电路致命的影响，参见下图：

a. 数字信号将会在接收设备输入端和发射设备的输出端间造成反射。反射信号被弹回并且沿着线的两端传播直到最后被完全吸收。

b. 反射信号造成信号在通过传输线的响铃效应，响铃将影响电压和信号时延和信号的完全恶化。

c. 失配信号路径可能导致信号对环境的辐射。

由阻抗不匹配引起的问题可以通过终端电阻降到最小。终端电阻通常是在靠近接收端的信号线上放置一到两个分立器件，简单的做法就是串接小的电阻。

终端电阻限制了信号上升时间及吸收了部分反射的能量。值得注意的是利用阻抗匹配并不能完全消除破坏性因素。然而认真的选用合适的器件，终端阻抗可以很有效的控制信号的完整性。

并不是所有的信号线都需要阻抗控制，在一些诸如紧凑型 PCI 规格要求中的特征阻抗和终端阻抗特性。对于别的没有阻抗控制规范要求的其他标准以及设计者并没有特意关注的。

最终的标准可能发生变化从一个应用到另一个应用中。因此需要考虑信号线的长度(相关与延迟 Td)以及信号上升时间(Tr)。通用的对阻抗控制规则是 Td(延迟)应大于 Tr 的 1/6。

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内电层及内电层分割在电流环路设计中会被数字电路设计者忽视的因素，包括对单端信号在两个门电路间传送的考虑(图2)。从门 A 流向门 B 的电流环路，然后再从地平面返回到门 A。

门电路电流环路中存在两个潜在的问题：

a、 A 和 B 两点间地平面需要被连接通过一个低阻抗的通路如果地平面间连接了较大的阻抗，在地平面引脚间将会出现电压倒灌。这就必将会导致所有器件的信号幅值的失真并且叠加输入噪声；

b、 电流回流环的面积应尽可能的小，环路好比天线。通常说话，一种更大环路面积将会增大了环路辐射和传导的机会。每一个电路设计者都希望回流电流都可直接沿着信号线，这样就最小的环路面积；

用大面积接地可以同时解决以上两个问题。大面积接地可以提供所有接地点间小的阻抗，同时允许返回电流尽量直接沿着信号线返回。

在 PCB 设计中一个常见的错误是在层间打过孔和开槽。图3显示了当一条信号线在一个开过槽的不同层上的电流流向。回路电流将被迫绕过开槽，这就必然会产生一个大的环流回路。

通常而言，在地电源平面上是不可以开槽的。然而，在一些不可避免要开槽的场合，PCB 设计者必须首先确定在开槽的区域没有信号回路经过。

同样的规则也适用于混合信号电路 PCB 板中除非用到多个地层。特别是在高性能ADC电路中可以利用分离模拟信号、数字信号及时钟电路的地层有效的减少信号间的干扰。

需要再次强调的，在一些不可避免要开槽的场合，PCB 设计者必须首先确定在开槽的区域没有信号回路经过。在带有一个镜像差异的电源层中也应注意层间区域的面积(图4)。

在板卡的边缘存在电源平面层对地平面层的辐射效应。从边沿泄漏的电磁能量将破坏临近的板卡。见下图4a。适当的减少电源平面层的面积(图4 b)，以至于地平面层在一定的区域内交叠。这将减少电磁泄漏对邻近板卡的影响。

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串扰在PCB设计中，串扰问题是另一个值得关注的问题。下图中显示出在一个PCB中相邻的三对并排信号线间的串扰区域及关联的电磁区。当信号线间的间隔太小时，信号线间的电磁区将相互影响，从而导致信号的变化就是串扰。

串扰可以通过增加信号线间距解决。然而，PCB 设计者通常受制于日益紧缩的布线空间和狭窄的信号线间距；由于在设计中没有更多的选择，从而不可避免的在设计中引入一些串扰问题。显然，PCB 设计者需要一定的管理串扰问题的能力。

通常业界认可的规则是 3W 规则，即相邻信号线间距至少应为信号线宽度的 3 倍。但是，实际工程应用中可接受的信号线间距依赖于实际的应用、工作环境及设计冗余等因素。

信号线间距从一种情况转变成另一种以及每次的计算。因此，当串扰问题不可避免时，就应该对串扰定量化。这都可以通过计算机仿真技术表示。利用仿真器， 设计者可以决定信号完整性效果和评估系统的串扰影响效果。

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电源去耦电源去耦是数字电路设计中惯例，退耦有助于减少电源线上噪声问题。迭加在电源上的高频噪声将会对相邻的数字设备都会带来问题。典型的噪声于地弹、信号辐射或者数字器件自身。

最简单的解决电源噪声方式是利用电容对地上的高频噪声去耦。理想的退耦电容为高频噪声提供了一条对地的低阻通路，从而清除了电源噪声。

依据实际应用选择去耦电容，大多数的设计者会选择表贴电容在尽可能靠近电源引脚，而容值应大到足够为可预见的电源噪声提供一条低阻对地通路。

采用退耦电容通常会遇到的问题是不能将退耦电容简单的当成电容。有以下几种情况：

a、 电容的封装会导致寄生电感;
b、 电容会带来一些等效电阻;
c、 在电源引脚和退耦电容间的导线会带来一些等效电感;
d、 在地引脚和地平面间的导线会带来一些等效电感。

由此而引发的效应：

a、 电容将会对特定的频率引发共振效应和由其产生的网络阻抗对相邻频段的信号造成更大的影响;

b、 等效电阻(ESR)还将影响对高速噪声退耦所形成的低阻通路。

以下总结了由此对一个数字设计者产生的效应：

a、 从器件上 Vcc 和 GND 引脚引出的引线需要被当作小的电感。因此建议在设计中尽可能使 Vcc 和 GND 的引线短而粗；

b、 选择低 ESR 效应的电容，这有助于提高对电源的退耦;

c、 选择小封装电容器件将会减少封装电感。改换更小封装的器件将导致温度特性的变化。

因此在选择一个小封装电容后，需要调整设计中器件的布局。在设计中，用 Y5V 型号的电容替换 X7R 型号的电容器件，可保证更小的封装和更低的等效电感，但同时也会为保证高的温度特性花费更多的器件成本。

在设计中还应考虑用大容量电容对低频噪声的退耦。采用分离的电解电容和钽电容可以很好的提高器件的性价比。