AVCC：模拟部分电源供电；AGND：模拟地
DVCC：数字部分电源供电；DGND：数字地

这样区分是为了将数字部分和模拟部分隔离开，减小数字部分带给模拟电路部分的干扰。但这两部分不可能完全隔离开，数字部分和模拟部分之间是有连接的所以，在供电时至少地应该是在一起的，所以 AGND和DGND之间要用0欧姆的电阻或磁珠或电感连接起来，这样的一点连接就能够减小干扰。同样，如果两部分的供电电源相同也应该采用这样的接法。

在电子系统设计中，为了少走弯路和节省时间，应充分考虑并满足抗干扰性 的要求，避免在设计完成后再去进行抗干扰的补救措施。

形成干扰的基本要素有三个：

（1）干扰源，指产生干扰的元件、设备或信号，用数学语言描述如下：du/dt， di/dt大的地方就是干扰源。如：雷电、继电器、可控硅、电机、高频时钟等都可 能成为干扰源。

（2）传播路径，指干扰从干扰源传播到敏感器件的通路或媒介。典型的干扰传 播路径是通过导线的传导和空间的辐射。

（3）敏感器件，指容易被干扰的对象。如：A/D、D/A变换器，单片机，数字IC， 弱信号放大器等。

抗干扰设计的基本原则是：抑制干扰源，切断干扰传播路径，提高敏感器件的 抗干扰性能。

1 抑制干扰源

抑制干扰源就是尽可能的减小干扰源的du/dt，di/dt。这是抗干扰设计中最优 先考虑和最重要的原则，常常会起到事半功倍的效果。 减小干扰源的du/dt主要是通过在干扰源两端并联电容来实现。减小干扰源的 di/dt则是在干扰源回路串联电感或电阻以及增加续流二极管来实现。
抑制干扰源的常用措施如下：

（1）继电器线圈增加续流二极管，消除断开线圈时产生的反电动势干扰。仅加 续流二极管会使继电器的断开时间滞后，增加稳压二极管后继电器在单位时间内可动作更多的次数。

（2）在继电器接点两端并接火花抑制电路（一般是RC串联电路，电阻一般选几K 到几十K，电容选0.01uF），减小电火花影响。

（3）给电机加滤波电路，注意电容、电感引线要尽量短。

（4）电路板上每个IC要并接一个0.01μF～0.1μF高频电容，以减小IC对电源的 影响。注意高频电容的布线，连线应靠近电源端并尽量粗短，否则，等于增大了电容的等效串联电阻，会影响滤波效果。

（5）布线时避免90度折线，减少高频噪声发射。

（6）可控硅两端并接RC抑制电路，减小可控硅产生的噪声（这个噪声严重时可能会把可控硅击穿的）。

按干扰的传播路径可分为传导干扰和辐射干扰两类。

所谓传导干扰是指通过导线传播到敏感器件的干扰。高频干扰噪声和 有用信号的频带不同，可以通过在导线上增加滤波器的方法切断高频干扰 噪声的传播，有时也可加隔离光耦来解决。电源噪声的危害最大， 要特别注意处理。

所谓辐射干扰是指通过空间辐射传播到敏感器件的干扰。 一般的解决方法是增加干扰源与敏感器件的距离，用地线把它们隔离和在敏感器件上加蔽罩。

2 切断干扰传播路径的常用措施如下：

（1）充分考虑电源对单片机的影响。电源做得好，整个电路的抗干扰就解决了一大半。许多单片机对电源噪声很敏感, 要给单片机电源加滤波电路或稳压器，以减小电源噪声对单片的干扰。比如，可以利用磁珠和电容组成π形滤波电路，当然条件要求不高时也可用100Ω电阻代替 磁珠。

（2）如果单片机的I/O口用来控制电机等噪声器件，在I/O口与噪声源之间应加隔离（增加π形滤波电路）。 控制电机等噪声器件，在I/O口与噪声源之间应加隔离（增加π形滤波 电路）。

（3）注意晶振布线。晶振与单片机引脚尽量靠近，用地线把时钟区隔离起来，晶振外壳接地并固定。此措施可解决许多疑难问题。

（4）电路板合理分区，如强、弱信号，数字、模拟信号。尽可能把干扰源 （如电机，继电器）与敏感元件（如单片机）远离。

（5）用地线把数字区与模拟区隔离，数字地与模拟地要分离，最后在一点接于电源地。A/D、D/A芯片布线也以此为原则，厂家分配A/D、D/A芯片 引脚排列时已考虑此要求。

（6）单片机和大功率器件的地线要单独接地，以减小相互干扰。 大功率器件尽可能放在电路板边缘。

（7）在单片机I/O口，电源线，电路板连接线等关键地方使用抗干扰元件 如磁珠、磁环、电源滤波器，屏蔽罩，可显著提高电路的抗干扰性能。

3 提高敏感器件的抗干扰性能

- 提高敏感器件的抗干扰性能是指从敏感器件这边考虑尽量减少对干扰噪声 的拾取，以及从不正常状态尽快恢复的方法。

- 提高敏感器件抗干扰性能的常用措施如下：

（1）布线时尽量减少回路环的面积，以降低感应噪声。

（2）布线时，电源线和地线要尽量粗。除减小压降外，更重要的是降低耦 合噪声。

（3）对于单片机闲置的I/O口，不要悬空，要接地或接电源。其它IC的闲置 端在不改变系统 逻辑的情况下接地或接电源。

（4）对单片机使用电源监控及看门狗电路，如：IMP809，IMP706，IMP813，X25043，X25045 等，可大幅度提高整个电路的抗干扰性能。

（5）在速度能满足要求的前提下，尽量降低单片机的晶振和选用低速数字 电路。

（6）IC器件尽量直接焊在电路板上，少用IC座。

为了达到很好的抗干扰，于是我们常看到PCB板上有地分割的布线方式。但是也不是所有的数字电路和模拟电路混合都一定要进行地平面分割。因为这样分割是为了降低噪声的干扰。

理论：在数字电路中一般的频率会比模拟电路中的频率要高，而且它们本身的信号会跟地平面形成一个回流（因为在信号传输中，铜线与铜线之间存在着各种各样 的电感和分布电容），如果我们把地线混合在一起，那么这个回流就会在数字和模拟电路中相互串扰。而我们分开就是让它们只在自己本身内部形成一个回流。它们 之间只用一个零欧电阻或是磁珠连接起来就是因为原来它们就是同一个物理意义的地，现在布线把它们分开了，最后还应该把它们连接起来。

随着计算机技术的不断提高，高性能的模拟输/输出系统越来越受到重视。无论在模拟输入系统还是在模拟输出系统中，都存在着数字信号与模拟信号共存的问题。尤其是对于一块混合信号的PCB（印刷电路板），模拟电路和数字电路交错混杂。同数字信号相比，模拟信号由于其噪声免疫能力差，容易受到数字部分的高频信号的影响，更容易遭受干扰。因此，在模拟信号和数字信号并存的混合信号系统中，如何对二者划分、处理，都要进行充分的考虑，才能提高模拟信号采集的精度。而其中对系统“地”的设计是一个很关键的问题。本文主要阐述了一种在PCB设计中比较特别的地平面铺设方式—单点接地。

1 单点接地原理

现在越来越多的多层PCB 被用到各种工程应用中，4层、8层、12层的PCB 已经很常见了，甚至根据特殊应用需求，更多层的PCB 也被应用在工程中。 相对来说，4层板应用的最为广泛。 使用多层印制板是为了得到更好的电磁兼容性。 使得印制板在正常工作时能满足所要求的电磁兼容和敏感度标准。 正确的堆叠有助于屏蔽和抑制EMI（电磁干扰）。 在4层的PCB 设计中， 硬件设计人员在分层时一般会使用如下的层划分方式：SIGNAL_TOP、GND、POWER、SIGNAL_BOTTOM。

SIGNAL_TOP为顶层的信号层，GND为地层，POWER为电源层，SIGNAL_BOTTOM为底层的信号层。

这是最常用的层划分方法，其中，对地层的处理通常的做法是给整个GND 层全部覆铜，一方面起到屏蔽作用，另一方面可以给高频数字信号一个完整的回流路径。

模拟信号和数字信号都需要回流到地，但是，随着数字电路工作速度的提高，信号边缘越来越陡峭，目前大多数工程设计中的数字系统的信号边缘都已达到了ps级别，从频域来看，这种信号有着非常丰富的高频分量， 其频谱范围甚至可以达到几十GHz。 正是由于数字信号变化速度快， 数字地上的浮动就比较大，从而造成数字地上引起的噪声就会很大。 而对于混合信号来说， 无论是数模转换还是模数转换’ 运算放大器还是ADC/DAC，模拟信号都是需要一个纯净的地作为参考平面来工作的。

如果模拟地和数字地混在一起，噪声就会影响到模拟信号。所以，在混合信号的PCB 设计中，要对数字地和模拟地进行划分。 以数据采集板卡为例，在精度和速度要求不是很高的情况下，可以只是简单的将地分割为数字地和模拟地，中间用瓷珠或者二极管连接，也可以直接一点短接，以减小数字地的波动对模拟地的影响。 但是在精度和速度都要求比较高的情况下，这种简单的分割所起的作用就微乎其微了。 这时就要进行更精细的分割了。 首先将整个地先分成纯数字地和模拟地，由于AD 芯片本身同时存在数字和模拟两部分电路， 所以要再把模拟地细分成模拟部分的数字地和模拟部分的模拟地。图1 就是一块14 位数据采集卡的地层分割示意图。 纯数字地和模拟地之间用DC-DC 配合光藕实现完全的隔离， 而模拟部分的数字地和模拟部分的模拟地在AD 芯片的下方一点连通(单AD 芯片)。

在不考虑空间辐射的前提下， 我们来分析一下这种地平面分割方法。 数字部分本身对噪声的免疫能力比较强，而模拟部分则不同，由于模拟部分的放大器、ADC/DAC 的参考电压输入端都需要一个纯净的地平面做参考点， 而这部分的地恰恰又是最容易被“污染”的。 所以纯数字地和模拟部分的数字地在这里暂不考虑。 我们只考虑模拟部分的地平面铺设问题。

首先来看一下如图2 所示的一个典型数据采集卡的部分原理图，其中X、Y、Z分别为完成特定功能的电路(或者是芯片)。

几部分电路和供电电源的低端都标有等电势符号， 表明所有的接地符号都处于同一个电位。 在实际的PCB 设计中，我们在对电路进行布图布线时， 一般都会采用如图3所示的连接方法(用导线和通过地平面连接原理是一样的)。

但是，当考虑导线（地平面）及过孔上的电阻时情况就不一样了。如图4所示。

电路5实际上已经达到了电路2的目的，即所有电路的低端都回到单一的公共“地”点，避免在导线上共同形成电压降。 每一条线都分开返回，地线电流不会混在一起。实际上，单一接地点可以是一块真正的金属块，在公共点提供最低可能的电阻。 如果供电电源的压降必须减小到最小，则电源“高”端导线也可按相似的方法接线。

公共线也可以是一条很粗的母线，只要线上的干扰满足低电平的要求。这样的母线对于数字电路也是合适的公共地线，最后数字公共“地”接到模拟的“地”以建立整个系统的公共“地”。

包含有多个电源和多个机箱的系统则需要考虑的更多一些。通常，不管电源是谁供给2所有的线汇到公共点2然后和系统得公共端接在一起，以便工作。如图5，使所有+5V的负载都回到+5V的公共端（低端）， 所有+15V的负载都回到+15V的公共端（低端），最后用一条导线将公共端连在一起。在多电源系统中2可能需要进行判断性试验确定地线接法以达到最佳的解决方案。

2 单点接地应用实例

以一块精度为万分之一的数模转换卡为例说明单点接地在实际工程中的应用方法。

在这块数模转换卡中，DA芯片使用的是BB公司的DAC7734，它是一款16位高速DAC，输出范围为-10V~+10V，数据采用串行输入，每片内有4路模拟输出，每路都有独立的基,准电压输入端。共使用两片DAC7734，对外共有8路模拟输出。

电压基准电路是使用National Semiconductor的LF442搭建的，可以进行微调，以保证输出的精度。
由于板卡上有两个DA芯片，所以在进行PCB设计时将每个DAC的周边电路的模拟地通过导线直接连接到DAC的模拟地上，然后在两个DAC中间通过一点与模拟部分的数字地连接。

根据以上研究的混合信号地平面分割以减小干扰的方法，得到如下实际布线图如图6所示。（图中只画出了一个DAC及其周围电路的地的连接情况）。

每个器件（包括其周围电容）的接地端分别用很粗的导线连接到AD或者是DA 的模拟地上，所有的地都在AD或者DA的下面与数字地一点连接。

最后的调试结果表明：在使用了单点接地的地平面处理方法后，精度得到了很好的控制，达到了万分之一，满足了设计要求，而且非常稳定。

3 结束语

随着工业现场对于A/D、D/A系统的需求越来越多，标准也越来越高，更高速度和精度的A/D、D/A系统的需求也在增大，而地平面的处理恰恰就是制约速度和精度不断提升的瓶颈。本文研究的混合信号地平面处理方法已在多个工程中得到应用，并取得了很好的效果。

差分信号

差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么令它这么倍受青睐呢？在 PCB 设计中又如何能保证其良好的性能呢？

带着这两个问题，我们进行下一部分的讨论。 何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态"0"还是"1"。而承载差分信号的那一对走线就称为差分走线。

差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面：

a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。

b.能有效抑制 EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。

c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的 LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。

对于PCB工程师来说，最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势。也许只要是接触过Layout的人都会了解差分走线的一般要求，那就是"等长、等距"。等长是为了保证两个差分信号时刻保持相反极性，减少共模分量；等距则主要是为了保证两者差分阻抗一致，减少反射。"尽量靠近原则"有时候也是差分走线的要求之一。但所有这些规则都不是用来生搬硬套的，不少工程师似乎还不了解高速差分信号传输的本质。下面重点讨论一下PCB差分信号设计中几个常见的误区。

误区一：
认为差分信号不需要地平面作为回流路径，或者认为差分走线彼此为对方提供回流途径。造成这种误区的原因是被表面现象迷惑，或者对高速信号传输的机理认识还不够深入。差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的。地平面的部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径，其实在信号回流分析上，差分走线和普通的单端走线的机理是一致的，即高频信号总是沿着电感最小的回路进行回流，最大的区别在于差分线除了有对地的耦合之外，还存在相互之间的耦合，哪一种耦合强，哪一种就成为主要的回流通路.在PCB电路设计中，一般差分走线之间的耦合较小，往往只占10～20%的耦合度，更多的还是对地的耦合，所以差分走线的主要回流路径还是存在于地平面。当地平面发生不连续的时候，无参考平面的区域，差分走线之间的耦合才会提供主要的回流通路，尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重，但还是会降低差分信号的质量，增加 EMI，要尽量避免。也有些设计人员认为，可以去掉差分走线下方的参考平面，以抑制差分传输中的部分共模信号，但从理论上看这种做法是不可取的，阻抗如何控制？不给共模信号提供地阻抗回路，势必会造成EMI辐射，这种做法弊大于利。

误区二：
认为保持等间距比匹配线长更重要。在实际的 PCB 布线中，往往不能同时满足差分设计的要求。由于管脚分布，过孔，以及走线空间等因素存在，必须通过适当的绕线才能达到线长匹配的目的，但带来的结果必然是差分对的部分区域无法平行。PCB差分走线的设计中最重要的规则就是匹配线长，其它的规则都可以根据设计要求和实际应用进行灵活处理。

误区三：
认为差分走线一定要靠的很近。让差分走线靠近无非是为了增强他们的耦合，既可以提高对噪声的免疫力，还能充分利用磁场的相反极性来抵消对外界的电磁干扰。虽说这种做法在大多数情况下是非常有利的，但不是绝对的，如果能保证让它们得到充分的屏蔽，不受外界干扰，那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制 EMI 的目的了。如何才能保证差分走线具有良好的隔离和屏蔽呢？增大与其它信号走线的间距是最基本的途径之一，电磁场能量是随着距离呈平方关系递减的，一般线间距超过4倍线宽时，它们之间的干扰就极其微弱了，基本可以忽略。此外，通过地平面的隔离也可以起到很好的屏蔽作用，这种结构在高频的（10G以上）IC封装PCB设计中经常会用采用，被称为 CPW 结构，可以保证严格的差分阻抗控制（2Z0）。

差分走线也可以走在不同的信号层中，但一般不建议这种走法，因为不同的层产生的诸如阻抗、过孔的差别会破坏差模传输的效果，引入共模噪声。此外，如果相邻两层耦合不够紧密的话，会降低差分走线抵抗噪声的能力，但如果能保持和周围走线适当的间距，串扰就不是个问题。在一般频率（GHz 以下），EMI也不会是很严重的问题，实验表明，相距500Mils的差分走线，在3米之外的辐射能量衰减已经达到 60dB，足以满足FCC的电磁辐射标准，所以设计者根本不用过分担心差分线耦合不够而造成电磁不兼容问题。

我们常把晶振比喻为数字电路的心脏，这是因为，数字电路的所有工作都离不开时钟信号，晶振直接控制着整个系统，若晶振不运作那么整个系统也就瘫痪了，所以晶振是决定了数字电路开始工作的先决条件。

我们常说的晶振，是石英晶体振荡器和石英晶体谐振器两种，他们都是利用石英晶体的压电效应制作而成。在石英晶体的两个电极上施加电场会使晶体产生机械变形，反之，如果在晶体两侧施加机械压力就会在晶体上产生电场。并且，这两种现象是可逆的。利用这种特性，在晶体的两侧施加交变电压，晶片就会产生机械振动，同时产生交变电场。这种震动和电场一般都很小，但是在某个特定频率下，振幅会明显加大，这就是压电谐振，类似于我们常见到的LC回路谐振。

作为数字电路中的心脏，晶振在智能产品中是如何发挥作用的呢？以智能家居如空调、窗帘、安防、监控等产品来说，都需要无线传输模块，它们通过蓝牙、WIFI或ZIGBEE等协议，将模块从一端发到另一端，或直接通过手机控制，而晶振就是无线模块里的核心元件，影响着整系统的稳定性，所以选择好系统使用的晶振，决定了数字电路的成败。

由于晶振在数字电路中的重要性，在使用和设计的时候我们需要小心处理：

1、晶振内部存在石英晶体，受到外部撞击或跌落时易造成石英晶体断裂破损，进而造成晶振不起振，所以在设计电路时要考虑晶振的可靠安装，其位置尽量不要靠近板边、设备外壳等。

2、在手工焊接或机器焊接时，要注意焊接温度。晶振对温度比较敏感，焊接时温度不能过高，并且加热时间尽量短｡

合理的晶振布局可以抑制系统辐射干扰

一、问题描述

该产品为野外摄像机，内分核心控制板、sensor 板、摄像头、SD 存储卡和电池五部分组成，外壳为塑胶壳，小板仅有两个接口：DC5V 外接电源接口和数据传输的USB 接口。经过辐射测试发现有33MHz 左右的谐波杂讯辐射问题。

原始测试数据如下：

二、分析问题

该产品外壳结构塑胶外壳，是非屏蔽材料，整机测试只有电源线和USB 线引出壳体，难道干扰频点是由电源线和USB 线辐射出来的吗？故分别作了一下几步测试：

( 1 ) 仅在电源线上加磁环，测试结果：改善不明显；
( 2 ) 仅在USB 线上加磁环，测试结果：改善仍然不明显；
( 3 ) 在USB 线和电源线都加磁环，测试结果：改善较明显，干扰频点整体有所下降。

从上可得，干扰频点是从两个接口带出来的，并非是电源接口或USB 接口的问题，而是内部干扰频点耦合到这两个接口所导致的，仅屏蔽某一接口不能解决问题。

经过近场量测发现，干扰频点来之于核心控制板的一个32.768KHz 的晶振，产生很强的空间辐射，使得周围的走线和GND 都耦合了32.768KHz 谐波杂讯，再通过接口USB 线和电源线耦合辐射出来。而该晶振的问题在于以下两点问题所导致的：

( 1 ) 晶振距离板边太近，易导致晶振辐射杂讯。
( 2 ) 晶振下方有布信号线，，这易导致信号线耦合晶振的谐波杂讯。
( 3 ) 滤波器件放在晶振下方，且滤波电容与匹配电阻未按照信号流向排布，使得滤波器件的滤波效果变差。

三、解决对策

根据分析得出以下对策：

（1）晶体的滤波电容与匹配电阻靠近CPU 芯片优先放置，远离板边；
（2）切记不能在晶体摆放区域和下方投影区内布地；
（3）晶体的滤波电容与匹配电阻按照信号流向排布，且靠近晶体摆放整齐紧凑；
（4）晶体靠近芯片处摆放，两者间的走线尽量短而直。

可以参考如下图布局方式：

经整改后，样机测试结果如下：

四、结论

现今很多系统晶振现今很多系统晶振时钟频率高，干扰谐波能量强；干扰谐波除了从其输入与输出两条走线传导出来，还会从空间辐射出来，若布局不合理，容易造成很强的杂讯辐射问题，而且很难通过其他方法来解决，因此在PCB 板布局时对晶振和CLK 信号线布局非常重要。

晶振的PCB设计注意事项

（1） 耦合电容应尽量靠近晶振的电源引脚，位置摆放顺序：按电源流入方向，依容值从大到小依次摆放，容值最小的电容最靠近电源引脚。

（2） 晶振的外壳必须接地，可以晶振的向外辐射，也可以屏蔽外来信号对晶振的干扰。

（3） 晶振下面不要布线，保证完全铺地，同时在晶振的300mil范围内不要布线，这样可以防止晶振干扰其他布线、器件和层的性能。

（4） 时钟信号的走线应尽量短，线宽大一些，在布线长度和远离发热源上寻找平衡。

（5） 晶振不要放置在PCB板的边缘，在板卡设计时尤其注意该点。

在电子设计领域，高性能设计有其独特挑战。

高速设计的诞生

近些年，日益增多的高频信号设计与稳步增加的电子系统性能紧密相连。随着系统性能的提高，PCB设计师的挑战与日俱增：更微小的晶粒，更密集的电路板布局，更低功耗的芯片要求。随着所有技术的迅猛发展，我们已成为高速设计的核心，需要考虑其复杂性和所有因素。

回顾

在过去30年，PCB设计发生了很大变化。 1987年，我们认为0.5微米是技术的终结者，但今天，22纳米工艺已变成了常态。如下图所示，1985年的边缘速率推进了设计复杂性的提升（通常为30纳秒），而如今边缘速率已变成1纳秒。

技术进步中伴随各种问题

技术的进步总是伴随着一系列问题。随着系统性能的提升和高速设计的采纳，一些问题必须在设计环境中进行处理。下面，我们来总结一下面临的挑战：

信号质量

IC制造商倾向于更低的核心电压和更高的工作频率，这就导致了急剧上升的边缘速率。无端接设计中的边缘速率将会引发反射和信号质量问题。

串扰

在高速信号设计中，密集路径往往会导致串扰——在PCB上，走线间的电磁耦合关联现象。

串扰可以是同一层上走线的边缘耦合，也可以是相邻层上的宽边耦合。耦合是三维的。与并排走线路径相比，平行路径和宽边走线会造成更多串扰。

辐射

在传统设计中的快速边缘速率，即使使用与先前相同的频率和走线长度，也会在无端接传输线上产生振铃。这从根本上导致了更高的辐射，远远超过了无终端传输线路的FCC/CISPR B类限制。

设计解决方案

信号和电源完整性问题会间歇出现，很难进行判别。所以最好的方法，就是在设计过程中找到问题根源，将之清除，而不是在后期阶段试图解决，延误生产。通过叠层规划工具，能更容易地在您的设计中，实现信号完整性问题的解决方案。

电路板叠层规划

高速设计的头等大事一定是电路板叠层。基板是装配中最重要的组成部分，其规格必须精心策划，避免不连续的阻抗、信号耦合和过量的电磁辐射。在查看您下次设计的电路板叠层时，请牢记以下提示和建议：

所有信号层需相邻并紧密耦合至不间断的参考平面，该平面可以创建一个明确的回路，消除宽边串扰。

有良好的平面电容来减少高频中的交流阻抗。紧密耦合的内电层平面来减小顶层的交流阻抗，极大程度减少电磁辐射。

降低电介质高度会大大减少串扰现象，而不会对电路板的可用空间产生影响。

基板应能适用一系列不同的技术。例如：50/100欧姆数位，40/80欧姆DDR4，90欧姆USB。

布线和工作流程

精心策划叠层后，下一步便需关注电路板布线。基于设计规则和工作区域的精心配置，您能够最高效成功地对电路板进行布线。以下这些提示，能帮助您的布线更加容易，避免不必要的串扰、辐射和信号质量问题：

简化视图，以便清楚查看分割平面和电流回路。为此，首先确定哪个铜箔平面（地或电源）作为每个信号层的参考平面，然后打开信号层和内电层平面同时查看。这能帮助您更容易地看到分割平面的走线。

如果数字信号必须穿越电源参考平面，您可以靠近信号放置一或两个去耦电容（100nF）。这样，就在两个电源之间提供了一个电流回路。

避免平行布线和宽边布线，这会比并排布线导致更多串扰。

除非使用的是同步总线，否则，平行区间越短越好，以减少串扰。为信号组留出空间，使其地址和数据间隔是走线宽度的三倍。

在电路板的顶层和底层使用组合微带层时要小心。这可能导致相邻板层间走线的串扰，危及信号完整性。

按信号组的最长延迟为时钟（或选通）信号走线，这保证了在时钟读取前，数据已经建立。

在平面之间对嵌入式信号进行走线，有助于辐射最小化，还能提供ESD保护。

信号清晰度

在未来，电子设计的复杂性毫无疑问会持续增加，这会给PCB设计师带来一系列亟待解决的挑战。确保电路板叠层、阻抗、电流回路的正确配置，是设计稳定性的基础。