PCB设计

摘要

本文详细说明在设计混合信号PCB的布局时应考虑的内容。本文将涉及元件放置、电路板分层和接地平面方面的考量。本文讨论的准则为混合信号板的布局设计提供了一种实用方法,对所有背景的工程师应当都能有所帮助。

简介

混合信号PCB设计要求对模拟和数字电路有基本的了解,以最大程度地减少(如果不能防止的话)信号干扰。构成现代系统的元件既有在数字域运行的元件,又有在模拟域运行的元件,必须精心设计以确保整个系统的信号完整性。

作为混合信号开发过程的重要组成部分,PCB布局可能令人生畏,而元件放置仅仅是开始。还有其他因素必须考虑,包括电路板各层以及如何适当管理这些层,以最大程度地减少寄生电容(PCB的平面间层之间可能会意外产生此类电容)引起的干扰。

接地也是混合信号系统的PCB布局设计中的一个重要步骤。尽管接地是行业中经常争论的一个话题,但对于工程师来说,制定一套标准化方法不一定是最简单的任务。例如,高质量接地的某个单一问题可能会影响高性能混合信号PCB设计的整个布局。因此,不应忽略此方面。

元件放置

与建造房屋类似,放置电路元件之前必须创建系统的平面规划图。此步骤将奠定系统设计的整体完整性,并应有助于避免高噪声信号干扰。

在制定平面图时,建议遵循原理图的信号路径,尤其是对于高速电路。元件的位置也是设计的关键方面。设计人员应能识别重要的功能模块、信号以及模块之间的连接,从而确定各元件在系统中的最佳位置。例如,连接器最好放置在板的边缘,而辅助元件(如去耦电容和晶振)必须尽可能靠近混合信号器件放置。

模拟和数字模块分离

为了尽量减少模拟和数字信号的共同返回路径,可以考虑模拟和数字模块分离,以使模拟信号不会与数字信号混合。

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1.模拟和数字电路分离

图1显示了模拟和数字电路分离的一个很好的例子。分割模拟和数字部分时应注意以下事项:

►建议将敏感的模拟元件(如放大器和基准电压源)放置在模拟平面内。类似地,高噪声的数字元件(如逻辑控制和时序模块)必须放在另一侧/数字平面上。

►如果系统包含一个具有低数字电流的混合信号模数转换器(ADC)或数模转换器(DAC),则对此的处理方式可以与模拟平面中包含的模拟元件相似。

►对于具有多个高电流ADC和DAC的设计,建议将模拟和数字电源分开。也就是说,AVCC必须与模拟部分绑定,而DVDD应连接到数字部分。

►微处理器和微控制器可能会占用空间并产生热量。这些器件必须放置在电路板的中心以便更好地散热,同时应靠近与其相关的电路模块。

电源模块

电源是电路的重要组成部分,应妥善处理。根据经验,电源模块必须与电路的其余部分隔离,同时仍应靠近其供电的元件。

复杂系统中的器件可能有多个电源引脚,在这种情况下,模拟部分和数字部分可以分别使用专用电源模块,以避免高噪声数字干扰。

另一方面,电源布线应短而直,并使用宽走线以减小电感和避免限流。

去耦技术

电源抑制比(PSRR)是设计人员在实现系统目标性能时必须考虑的重要参数之一。PSRR衡量器件对电源变化的灵敏度,最终将决定器件的性能。

为了保持最佳PSRR,有必要防止高频能量进入器件。为此,可以利用电解电容和陶瓷电容的组合将器件电源适当去耦到低阻抗接地平面。

适当去耦的目的是为电路运行创造一个低噪声环境。基本规则是通过提供最短路径来使电流轻松返回。

设计人员务必注意关于每个器件的高频滤波建议。更重要的是,该清单将用作指南,提供一般去耦技术及其正确的实施方案:

►电解电容充当瞬态电流的电荷储存器,以最大程度地降低电源上的低频噪声,而低电感陶瓷电容用于降低高频噪声。另外,铁氧体磁珠是可选的,但会增加高频噪声隔离和去耦。

►去耦电容必须尽可能靠近器件的电源引脚放置。这些电容应通过过孔或短走线连接到低阻抗接地平面的较大区域,以最大程度地减少附加串联电感。

►较小电容(通常为0.01μF至0.1μF)应尽可能靠近器件的电源引脚放置。当器件同时有多个输出切换时,这种布置可防止运行不稳定。电解电容(通常为10μF至100μF)距离器件的电源引脚应不超过1英寸。

►为使实施更轻松,可以利用器件GND引脚附近的过孔通过T型连接将去耦电容连接到接地平面,而不是创建走线。示例参见图2。

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2.电源引脚的去耦技术

电路板层

一旦完成元件放置和平面规划图,我们就可以看看电路板设计的另一个方面——通常称之为电路板层。强烈建议先考虑电路板层,再进行PCB布线,因为这将确定系统设计的允许回流路径。

电路板层指电路板中铜层的垂直布置。这些层应管理整个电路板的电流和信号。

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3.4PCB示例

图3显示了电路板各层的视觉表示。表1详细说明了一个典型4层PCB的设置:

1.典型4PCB

层位置

层类型

1

数字/模拟信号(顶层)

2

3

电源平面

4

辅助信号(底层)

通常,高性能数据收集系统应有四层或更多层。顶层通常用于数字/模拟信号,而底层用于辅助信号。第二层(接地层)充当阻抗控制信号的参考平面,用于减少IR压降并屏蔽顶层中的数字信号。最后,电源平面位于第三层。

电源和接地平面必须彼此相邻,因为它们提供了额外的平面间电容,有助于电源的高频去耦。

对于接地层,这些年来针对混合信号设计的建议已改变。多年来,将接地平面分为模拟和数字两部分是有道理的,但是对于现代的混合信号器件,建议采用一种新方法。适当的平面规划和信号分离应能防止高噪声信号的相关问题。

接地平面:分离还是不分离?

接地是混合信号PCB布局设计中的一个重要步骤。典型4层PCB至少须有一层专门用于接地平面,以确保返回信号通过低阻抗路径返回。所有集成电路接地引脚应路由并直接连接到低阻抗接地平面,从而将串联电感和电阻降至最低。

对于混合信号系统,分离模拟和数字接地已成为一种标准接地方法。但是,具有低数字电流的混合信号器件最好通过单一接地进行管理。更进一步,设计人员必须根据混合信号电流需求考虑哪种接地做法最合适。设计人员须考虑两种接地做法。

单一接地平面

对于具有单个低数字电流ADC或DAC的混合信号系统,单一实接地平面会是最佳方法。要理解单一接地层的重要性,我们需要回顾返回电流。返回电流是指返回接地以及器件之间的走线以形成一个完整环路的电流。为了防止混合信号干扰,必须跟踪整个PCB布局中的每条返回路径。

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4.采用实接地平面的系统的返回电流

图4中的简单电路显示了单一实接地平面相对于分离接地平面的优势。信号电流具有大小相等但方向相反的返回电流。该返回电流在接地平面中流回源,它将沿着阻抗最小的路径流动。

对于低频信号,返回电流将沿着电阻最小的路径流动,通常是器件接地基准点之间的直线。但对于较高频率信号,返回电流的一部分会尝试沿着信号路径返回。这是因为沿此路径的阻抗较低,流出和返回的电流之间形成的环路最小。

模拟地和数字地分离

对于难以采用实接地方案的复杂系统,分离接地可能更合适。分离接地平面是另一种常用方法,接地平面一分为二:模拟接地平面和数字接地平面。这适用于具有多个混合信号器件并消耗高数字电流的更复杂系统。图5显示了采用分离接地平面的系统示例。

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5.采用分离接地平面的系统的返回电流

对于采用分离接地平面的系统,实现整体接地的最简单解决方案是消除接地平面的中断,并允许返回电流采取更直接的路线,通过星形接地交界处流回。星形接地是混合信号布局设计中模拟和数字接地平面连接在一起的交界处。

在常见系统中,星形接地可以与模拟和数字接地平面之间的简单狭窄连续交界相关。对于更复杂的设计,星形接地通常用跳线分流到接地接头来实现。星形接地中没有电流流动,因此不需要承载高电流的接头和跳线分流器。星形接地的主要作用是确保两个接地具有相同的基准电平。

设计人员务必检查每个器件的数据手册中提供的接地建议,确保符合接地要求并避免与接地有关的问题。另一方面,具有AGND和DGND引脚的混合信号器件可以与各自的接地平面相连,因为星形接地也会在一点上连接两种接地。这样,所有高噪声数字电流都会流过数字电源,一直流到数字接地平面,并回到数字电源,同时与敏感的模拟电路隔离。AGND和DGND平面的隔离必须在多层PCB的所有层上实现。

其他常见接地做法

可以采用下面的步骤或检查清单来确保在混合信号/数字系统中实施了适当的接地方案:

►星形接地点的连接应由较宽的铜走线构成。

►检查接地平面有无窄走线,这些连接是不合需要的。

►提供焊盘和过孔很有用,以便在必要时可以连接模拟和数字接地平面。

结论

混合信号应用的PCB布局可能很有挑战性。创建元件平面规划图只是起点。当努力实现混合信号系统布局的最佳性能时,正确管理电路板层和制定适当的接地方案也是系统设计人员必须考虑的关键点之一。制定元件平面规划图将有助于奠定系统设计的整体完整性。适当地组织电路板层将有助于管理整个电路板的电流和信号。最后,选择最有利的接地方案将会改善系统性能,并防止与高噪声信号和返回电流相关的问题发生。

致谢

本文介绍的内容是基于许多人的贡献整理而成的,包括Eric Carty、Genesis Garcia、Giovanni Aguirri、Brendan Somers、Stuart Servis、Leandro Peje、Mar Christian Lacida和Yoworex Tiu。

参考资料

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John Ardizzoni。“高速印刷电路板布局实用指南”。《模拟对话》,第39卷第9期,2005年9月。

Ralph Morrison。接地和屏蔽技术。John Wiley & Sons, Inc.,1998年。

Thomas O’Shea。“应用笔记AN-1349:最大程度减小ADM2582E/ADM2587E RS-485/RS-422收发器辐射的PCB实施指南”。ADI公司,2018年8月。

 “指南MT-101:去耦技术”。ADI公司,2009年。

线性电路设计手册。ADI公司,2008年。

Paul Brokaw。“应用笔记AN-342:高速、高精度处理模拟信号”。ADI公司。

Walt Kester、James Bryant和Mike Byrne。“指南MT-031:实现数据转换器的接地并解开AGNDDGND的谜团”。ADI公司,2009年。

Paul Brokaw和Jeff Barrow。“应用笔记AN-345:低频和高频电路的接地;了解接地和信号路径以支持高效设计;电流沿着阻抗最小——而不仅是电阻最小——的路径流动”。ADI公司。

Doug Grant和Scott Wurce。“应用笔记AN-348:避免无源元件陷阱;如果选错无源元件,再好的运算放大器或数据转换器也可能会表现不佳;需要注意的一些基本陷阱”。ADI公司。

关于ADI公司

Analog Devices, Inc. (NASDAQ: ADI)是全球领先的半导体公司致力于在现实世界与数字世界之间架起桥梁以实现智能边缘领域的突破性创新。ADI提供结合模拟、数字和软件技术的解决方案推动数字化工厂、汽车和数字医疗等领域的持续发展应对气候变化挑战,并建立人与世界万物的可靠互联。ADI公司2022财年收入超过120亿美元,全球员工2.4万余人。携手全球12.5万家客户,ADI助力创新者不断超越一切可能。更多信息,请访问www.analog.com/cn

关于作者

May Anne Porley是ADI菲律宾公司自动测试设备(ATE)部的应用工程师。她于2012年加入ADI公司,负责为开关、多路复用器、电平转换器和无缓冲交叉点开关产品系列提供应用支持。May Anne毕业于菲律宾德拉萨大学(达斯马里尼亚斯分校),获电子工程学士学位。

Kevin Chesser是ADI利默里克公司SMX部的产品应用工程师。他对电子产品和能够利用技术解决的现实问题非常热衷。Kevin主要为ADG7xx系列开关和多路复用器提供客户支持。

围观 47

NCP51820 是一款 650 V、高速、半桥驱动器,能够以高达 200 V/ns 的 dV/dt 速率驱动氮化镓(以下简称“GaN”)功率开关。之前我们简单介绍过氮化镓GaN驱动器的PCB设计策略概要(点击查看),本文将为大家重点说明利用 NCP51820 设计高性能 GaN 半桥栅极驱动电路必须考虑的 PCB 设计注意事项。

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本设计文档其余部分引用的布线示例将使用含有源极开尔文连接引脚的 GaNFET 封装。

VDD 电容

VDD 引脚应有两个尽可能靠近 VDD 引脚放置的陶瓷电容。如图 7 所示,较低值的高频旁路电容(通常为 0.1 μF)应与第二个并联电容(1 μF)一起放在最靠近 VDD 引脚的位置。

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图1. NCP51820 VDD 电容布局和布线

所有走线须尽可能短而直。可以使用过孔,因为 VDD 电流相对较低。SGND 返回平面对于其屏蔽特性以及让所有信号侧接地回路保持相同电位很有好处,建议使用。SGND 平面位于第 2 层,使其靠近信号侧元器件和 NCP51820。所有信号侧元器件都放在 SGND 平面上,并通过过孔连接。VDD 引脚和 VDD 电容之间应建立直接连接,最好使用过孔作为 SGND 平面的返回连接。

如图1所示,两个 VDD 电容的接地连接并在一起,并通过单个过孔连接到 SGND 平面。如果可能,最好使用不间断的实心 SGND 接地平面,以免形成接地环路。建议将“安静”的 SGND 平面延伸到 NCP51820 下方,以帮助屏蔽驱动器 IC,使其不受噪声影响。注意在图1中,SGND 平面没有延伸到 NCP51820 栅极驱动器输出引脚下方。这是有意为之,目的是避免噪声从栅极驱动 di/dt 峰值拉电流和灌电流耦合到 SGND 平面中。

VBST 电容和二极管、VDDH 和 VDDL 旁路电容

VBST 电容应尽可能靠近 VBST 引脚放置。VBST 电容返回引脚应连接到 GaNFET 的驱动器 SW 引脚、VDDH 返回引脚和源极开尔文引脚。每个连接都是通过过孔接到 HS 栅极返回平面,如图2所示。务必注意,不应从功率级开关节点接回到 NCP51820。请勿将 VBST 电容连接到功率级开关节点。“开关节点”的唯一连接是通过 HS GaNFET 源极开尔文引脚。

HS 栅极返回平面的设计应注意,不得与功率级开关节点发生重叠或相互作用。同样,LS 栅极返回平面的设计应注意,不得与 LS GaNFET 电源地发生重叠或相互作用。请勿将 SGND 平面放在 VBST 二极管或 VBST 电容下方,因为 VBST 二极管的阴极上存在高 dV/dt,它可能会将噪声注入 SGND 平面。

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图2. NCP51820 VBST 电容和二极管、VDDH 和 VDDL 电容

VDDH 电容应尽可能靠近 VDDH 引脚放置。如图2所示,VDDH 电容返回引脚应通过过孔连接到 HS 栅极返回平面(与 VBST 电容共用一个双过孔连接)。

VDDL 电容应尽可能靠近 VDDL 引脚放置。如图2所示,VDDL 电容返回引脚应通过过孔连接到 LS 栅极返回平面。VDDL 电容返回引脚必须连接到驱动器上的 PGND 引脚。VDDL 电容返回引脚通过过孔连接到 LS 栅极返回平面,该平面也通过过孔连接到驱动器 PGND 引脚。

由于栅极驱动电流峰值很高,并且为了降低过孔寄生电感,VBST、VDDH 和 VDDL 需要多个过孔。在此示例中,每个 GaNFET 栅极返回连接使用四个过孔。这是一个合理的折衷考虑,一方面能在 NCP51820 栅极驱动器返回引脚与 GaNFET 返回引脚之间获得低阻抗连接,另一方面能保持实心返回平面和良好的屏蔽完整性。如果可能,最好使用导电材料填充的过孔,因为其相关电感更低。

栅极驱动布线

当 NCP51820 向 HS GaNFET 栅极提供电流时,该栅极电流来自 VDDH 调节器旁路电容中储存的电荷。如图3所示,拉电流流经 HO 驱动器源极阻抗和栅源电阻,进入 GaNFET 栅极。然后,电流从 GaNFET 源极开尔文引脚返回,又回到 VDDH 旁路电容。

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图3. 高压侧栅极驱动拉电流

当 NCP51820 从 HS GaNFET 吸收电流时,该电流来自栅源电容中储存的能量。如图4所示,灌电流从 HS GaNFET 栅极流出,经过栅极灌电流电阻、HO SINK 驱动器阻抗和 SW 引脚,回到 GaNFET 源极开尔文引脚。

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图4. 高压侧栅极驱动灌电流

当 NCP51820 向 LS GaNFET 栅极提供电流时,该栅极电流来自 VDDL 调节器旁路电容中储存的电荷。如图5所示,拉电流流经 LO 驱动器源极阻抗和栅源电阻,进入 GaNFET 栅极。然后,电流从 GaNFET 源极开尔文引脚返回,又回到 VDDL 旁路电容。

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图5. 低压侧栅极驱动拉电流

当 NCP51820 从 LS GaNFET 吸收电流时,该电流来自栅源电容中储存的能量。如图6所示,灌电流从 LS GaNFET 栅极流出,经过栅极灌电流电阻、LO SINK 驱动器阻抗和 PGND 引脚,回到 GaNFET 源极开尔文引脚。

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图6. 低压侧栅极驱动灌电流

GaNFET 能以高开关频率工作,漏源切换期间会出现高 dV/dt(100 V/ns 及更高)。GaN 的栅源导通阈值较低 (<2 V),因此栅极驱动拉电流和灌电流路径必须尽可能保持短而直,以减轻走线寄生电感的不良影响。栅极环路中的过大寄生电感可能导致超过栅源阈值电压的栅极振荡或高频振铃。栅极驱动和返回路径中的过孔只有在绝对必要时才应使用。最好使用导电材料填充的过孔,因为每个这种过孔的电感要小得多。在栅极电阻和相关布线下方使用载流返回平面,以在拉电流和灌电流路径正下方提供一个返回路径,有助于减少环路电感。

NCP51820 高压侧和低压侧驱动在内部相互隔离。对于高压端,SW 引脚必须与功率开关节点隔离,以防止开关噪声注入栅极驱动路径,并且它只能连接到高压侧 GaNFET 上的 SK 引脚。源极开尔文引脚和电源引脚之间的开尔文连接是 NCP51820 SW 引脚和功率级开关节点之间的唯一电气连接,如图3和图4所示。同样,低压侧栅极驱动的布线应使 NCP51820 PGND 引脚与功率级 PGND 隔离,并且只能连接到低压侧 GaNFET 的 SK。设计目标是避免电源 PGND 噪声注入低压侧栅极驱动路径。在低压侧 GaNFET 内部,SK 引脚和电源引脚之间存在开尔文连接,它是 NCP51820 PGND 和电源 PGND 之间的实际连接,如图5和图6所示。

在设计允许的范围内,HS 和 LS 栅极走线的长度应尽可能相等。这有助于确保两个 GaNFET 具有相似的栅极驱动阻抗。高压侧和低压侧 GaNFET 交错对齐具有双重作用:一是使得栅极驱动布线接近对称且等距,二是允许使用更大、更高电流的功率开关节点铜触点。

最好将 HS 和 LS 返回平面分配至第 2 层,并将它们直接放置在栅极驱动电阻和走线下方,这样有助于减少栅极驱动环路电感。对于高压侧 GaNFET,由于 VDDH 旁路电容返回引脚和 NCP51820 SW 引脚被 HO 拉电流和 HO 灌电流走线分开,因此可以使用无填充的过孔通过 HS 栅极返回平面连接到 GaNFET 的源极开尔文引脚。建议使用多个过孔以帮助减少过孔电感。请注意,栅极驱动电流路径与功率开关节点电流路径隔离,尽可能避免主电流路径中的噪声注入栅极驱动电流路径。

对于低压侧 GaNFET,由于 VDDL 旁路电容返回引脚和 NCP51820 PGND 引脚被 LO 拉电流和 LO 灌电流走线分开,因此可以使用无填充的过孔通过 LS 栅极返回平面连接到 GaNFET 的源极开尔文引脚。建议使用多个过孔以帮助减少过孔寄生电感。请注意,栅极驱动电流路径与电源 PGND 电流路径隔离,尽可能避免主电流路径中的噪声注入栅极驱动电流路径。

信号接地 (SGND) 和电源接地 (PGND)

SGND 是所有内部控制逻辑和数字输入接地。在内部,SGND 和 PGND 引脚相互隔离。PGND 用作低压侧栅极驱动和返回基准。

对于半桥电源拓扑或任何使用电流检测变压器的应用,NCP51820 SGND 和 PGND 应在 PCB 上连接在一起。在此类应用中,建议在 PCB 上通过一条低阻抗短走线将 SGND 和 PGND 引脚连接在一起,并且让它们尽可能靠近 NCP51820。NCP51820 正下方是建立 SGND 至 PGND 连接的理想位置,如图7所示。

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图7. PGND 至 SGND,0 Ω 单点连接

对于低功耗应用,例如有源箝位反激式或正激式转换器,通常会在低压侧 GaN FET 源极支路中使用一个电流检测电阻 RCS。在此类应用中,NCP51820 PGND 和 SGND 引脚不得在 PCB 上连接,因为 RCS 会通过此连接短路。NCP51820 低压侧驱动电路能够承受 -3.5 V 至 +3.5 V 的共模电压。大多数电流检测电压信号小于 1 V,因此低压侧驱动级很容易“浮动”到电流检测所产生的电压 VRCS 以上。如图8所示,整个低压侧栅极驱动浮动到 VRCS 以上。这一点很重要,因为它确保栅极驱动幅度不会有损失,因此完整的 VDDL 电压会出现在低压侧 GaN FET 栅源端子。

按照上文所述布置电路时,连接到 NCP51820 HIN 和 LIN 的控制器 HO/LO 路径必须返回到控制器 GND 以形成完整电路。因此,NCP51820 SGND 和控制器 GND 必须相连。这是通过使用过孔将 NCP51820 SGND 和控制器 GND 连接到 SGND 平面来实现的,如图 14 所示。SGND 平面仅用于信号和信号侧 VDD 返回,也会充当信号的屏蔽层。VRCS 返回引脚还必须连接到控制器 GND,这应该使用单条低阻抗走线来完成,该走线应尽可能靠近 VRCS 走线(或位于其下方)。这会将功率级 PGND 单点连接到 SGND,并将功率级 PGND 上的高 dV/dt 和 di/dt 与 SGND 平面隔离开来。

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图8. LS 栅极返回隔离和 VRCS 连接

开关性能验证

在利用 NCP51820 驱动 GaNFET 的半桥功率级布局中使用了本文介绍的 PCB 设计技术。

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图9. 650 V,18 A,HEMT,GaNFET,350 V,10 APK

图9显示了驱动两个 650 V、18 A、90 mΩ GaNFET 的稳态波形。通道 1(黄色)是高压侧栅源电压,通道 2(红色)是低压侧栅源电压,通道 3(蓝色)是开关节点电压(低压侧 GaN VDS),通道 4(绿色)是电感电流。高压侧栅源电压(通道 1,黄色)显示存在轻微过冲和欠冲,这是使用高压探针测量低压浮动信号(在栅极和功率开关节点之间测量)的附带结果。通道 2(红色)显示了栅源电压的“更真实”测量结果,其中低压侧 GaNFET 栅源电压在栅极和 PGND 之间测得。可以看到,栅极驱动边沿非常锐利且干净。同样,开关节点电压(通道 3,蓝色)没有振铃、过冲或欠冲。

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图10. 600 V,26 A,HEMT,GIT,GaNFET,dV/dt = 75 V/ns,320 V,20 APK

图10所示波形是驱动两个 HEMT、GIT、600 V、26 A、56 mΩ GaNFET 的结果,其电流能力比图9中使用的器件要高。要实现高 dV/dt,需要相当大的漏极电流 ID。例如,所示测量是在 ID = 20 APK 下进行的,导致实测 VDS dV/dt = 75 V/ns。三角形峰值电感电流显示为纯直流,这是进行此测量所需的时基 (2 ns/div) 造成的。VSW 波形的 100 V 欠冲是用于显示高 dV/dt 的测量技术的结果,在开关节点上并不真正存在。

在高电压、高频率 PCB 设计中,为了成功运用宽禁带半导体,需要更好地了解寄生电感和电容的负面影响。透彻理解电气返回平面、屏蔽、电流分离、隔离和精心布线的重要性,对于充分发挥 GaN 技术的性能优势至关重要。本文重点说明在利用 NCP51820 驱动高速电源拓扑中使用的 GaN 功率开关设计中,实现成功设计必须采用的重要 PCB 设计准则。这些技术已通过实测波形得到了验证,表明其能够获得出色的结果。

来源:安森美

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围观 54

NCP51820 是一款 650 V、高速、半桥驱动器,能够以高达 200 V/ns 的 dV/dt 速率驱动氮化镓(以下简称“GaN”) 功率开关。只有合理设计能够支持这种功率开关转换的印刷电路板 (PCB) ,才能实现实现高电压、高频率、快速dV/dt边沿速率开关的全部性能优势。本文将简单介绍NCP51820及利用 NCP51820 设计高性能 GaN 半桥栅极驱动电路的 PCB 设计要点。

NCP51820 是一款全功能专用驱动器,为充分发挥高电子迁移率晶体管 (HEMT) GaNFET 的开关性能而设计。与击穿电压额定值相似的硅器件相比,制造 GaNFET 所使用的芯片尺寸更小。因此,哪怕与同类最佳的硅 MOSFET 相比,GaNFET 的栅极电荷、输出电容和动态导通电阻也大大降低。此外,GaNFET 没有 PN结,因此漏极-源极上没有本征寄生体二极管,也就没有与第三象限操作相关的反向恢复电荷。

GaNFET 非常适用于离线半桥功率拓扑、无桥 PFC 和单端有源箝位拓扑。这些功率级常常采用零电压开关 (ZVS),但也可以在硬开关条件下采用大约 400V 的电压工作。所有这些改进使得 GaNFET 能够以 MHz 范围或接近该范围的频率开关,漏源边沿速率高达 100V/ns。能否实现基于 GaN 的功率级的最优性能,在很大程度上取决于设计人员对寄生电路元件(如封装电感、PCB 走线电感、变压器电容)以及元器件选择和布局的理解。虽然硅 MOSFET 功率系统中也存在这些寄生元件,但在 GaN 功率解决方案中,当受到其中存在的高 dV/dt 和 di/dt 激励时,会有更明显的响应,因此会产生问题。

NCP51820 的 MLP 无引线功率封装(图 3)以及行业中的各种无引线 GaNFET 功率封装(图 1 和图 2),体现了为充分降低寄生电感所作的设计努力。同样,必须特别注意 PCB 设计和元器件布局。为了充分发挥利用 NCP51820 驱动高速半桥功率拓扑中使用的 GaN 功率开关的优势,有一些重要的 PCB 设计因素需要考虑,本白皮书将重点讨论其中的一些重要注意事项。

HEMT GaN 和 NCP51820 封装说明

大多数 GaNFET 封装包含一个专用源极开尔文返回引脚,如图 1 中的“SK”所示,其作用只是为了将栅极驱动返回电流送回 NCP51820。较高电流的漏源引脚通过多条焊线焊接到多个焊盘,不过为了简明起见,图 1 中的简化示意图仅显示了一条焊线连接。NCP51820 输出和 GaNFET 栅源开尔文引脚之间的接口必须是直接单点连接,该接口特别重要,如含有源极开尔文引脚的 GaNFET 部分所述。

但是,并非所有 GaNFET 都包含一个专用源极开尔文返回引脚,例如图 2 所示的示例。对于不含源极开尔文返回引脚的 GaNFET,为 PCB 设计中的栅极驱动部分布线时必须特别注意。对于半桥功率级的开关节点连接,高压侧 GaNFET 的源极直接连接到低压侧 GaNFET 的漏极,构成一个承载高 di/dt 负载电流的高 dV/dt 节点。不建议直接使用此高压开关节点的栅极驱动返回引脚,如不含源极开尔文引脚的 GaNFET 部分所述。

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图1. 含有源极开尔文返回引脚的典型 GaN

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图2. 不含源极开尔文返回引脚的典型 GaN

NCP51820 采用 4x4 mm 无引线封装,所有逻辑电平输入和编程功能都设置在 IC 右侧,与策略性设置在 IC 其余三侧的电源功能分开。基于设计策略安置引脚,以便必要时提供高压隔离。以下 PCB 布局部分说明,将充分展现 NCP51820 引脚分配的优势。

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图3. NCP51820 GaN 驱动器引脚分配

PCB 设计策略概要

使用 GaNFET 开始 PCB 设计时,最好根据优先级考虑整个布局,如下所列。

1. 必须采用多层PCB设计,并且按照本文所述适当使用接地/返回平面。高频率、高电压、高dV/dt和高di/dt都要求采用多层PCB设计方法。为了实现基于GaN的功率级的全部优势,接地平面必须采取适当的布线或设计,而廉价的单层PCB设计无法做到。

2. 开始时,首先将对噪声最敏感的元器件安置在 NCP51820 附近。VDD、VDDH 和 VDDL 旁路电容以及 VBST 电容、电阻和二极管应尽可能靠近各自的引脚。

3. 将 DT 电阻直接放在 DT 和 SGND 引脚之间。

4. HO和LO、拉电流和灌电流栅极驱动电阻应尽可能靠近 GaNFET。

5. 将 NCP51820 和关联的元器件移到尽可能靠近 GaNFET 拉电流和灌电流电阻的位置。

6. 如果可能,安置 GaNFET 时使 HO 和 LO 栅极驱动长度尽可能匹配。为了避免高电流和高 dV/dt 流经过孔,两个 GaNFET 最好和 NCP51820 位于 PCB 的同一面。

7. 应将 HO 和 LO 栅极驱动视为两个独立的、相互电隔离的栅极驱动电路。因此,HO 和 LO 各自都需要专用铜触点 (copper land) 返回平面,这些平面在第 2 层上,位于第 1 层栅极驱动布线正下方。

电源环路、开关节点、栅极驱动环路的正确布线以及使用平面,对于顺利完成 GaN PCB 设计至关重要。这部分内容如有需求,后续可能会推送新的文章配合插图对每一项加以说明。对于栅极驱动器,正确的布线和噪声隔离将有助于减少额外的寄生环路电感、噪声注入、振铃、栅极振荡和意外导通。目的是设计一个精心考虑了适当接地,同时让受控电流以最小环路距离流经直接通路连接的高频电源 PCB。

元器件布局和布线

图 4 突出显示了 NCP51820 周围的关键元器件布局以及与 HS 和 LS GaNFET 的接口。

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图4. NCP51820 元器件布局

含有源极开尔文引脚的GaNFET

许多 GaNFET 封装包括一个专用源极开尔文引脚,用于将栅极驱动返回电流与功率开关节点(高压侧)或电源地(低压侧)出现的较高电流和电压电平隔离。对于具有专用源极开尔文引脚的 GaNFET,栅极驱动布线相当简单。推荐 PCB 布线设计示例如图 5 所示,可以看到高压侧 GaNFET 栅极驱动返回电流与功率开关节点电流有效分隔。

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图5. 源极开尔文 GaNFET 布线

不含源极开尔文引脚的GaNFET

有些 GaNFET 封装不含专用源极开尔文引脚,还必须要仔细考虑,将栅极驱动返回电流与功率开关节点(高压侧)或电源地(低压侧)出现的较高电流和电压电平隔离。对于没有专用源极开尔文引脚的 GaNFET,应从 GaNFET 源极接出一段额外的铜蚀刻线,其唯一作用是将栅极驱动返回电流送回 NCP51820。尽管不如专用开尔文引脚连接那么有效,但这种布线技术仍然可以在栅极驱动电流和功率开关节点之间实现可接受程度的分离。推荐 PCB 布线设计示例如图 6 所示,可以看到高压侧 GaNFET 栅极驱动返回电流与功率开关节点电流有效分隔。无论何种类型的 GaNFET 封装,其设计目标都是避免 NCP51820 和支持电路接触到流过功率级的潜在破坏性开关电压和电流。

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图6. 无源极开尔文引脚的 GaNFET 布线

来源:安森美

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电子设备的灵敏度越来越高,这要求设备的抗干扰能力也越来越强,因此PCB设计也变得更加困难,如何提高PCB的抗干扰能力成为众多工程师们关注的重点问题之一。

(1) 能用低速芯片就不用高速的,高速芯片用在关键地方。

(2) 可用串一个电阻的办法,降低控制电路上下沿跳变速率。

(3) 尽量为继电器等提供某种形式的阻尼。

(4) 使用满足系统要求的最低频率时钟。

(5) 时钟产生器尽量靠近到用该时钟的器件。石英晶体振荡器外壳要接地。

(6) 用地线将时钟区圈起来,时钟线尽量短。

(7) I/O驱动电路尽量靠近印刷板边,让其尽快离开印刷板。对进入印制板的信号要加滤波,从高噪声区来的信号也要加滤波,同时用串终端电阻的办法,减小信号反射。

(8) MCD无用端要接高,或接地,或定义成输出端,集成电路上该接电源地的端都要接,不要悬空。

(9) 闲置不用的门电路输入端不要悬空,闲置不用的运放正输入端接地,负输入端接输出端。

(10) 印制板尽量使用45折线而不用90折线布线以减小高频信号对外的发射与耦合。

(11) 印制板按频率和电流开关特性分区,噪声元件与非噪声元件要距离再远一些。

(12)单面板和双面板用单点接电源和单点接地、电源线、地线尽量粗,经济是能承受的话用多层板以减小电源,地的容生电感。

(13) 时钟、总线、片选信号要远离I/O线和接插件。

(14) 模拟电压输入线、参考电压端要尽量远离数字电路信号线,特别是时钟。

(15) 对A/D类器件,数字部分与模拟部分宁可统一下也不要交叉。

(16) 时钟线垂直于I/O线比平行I/O线干扰小,时钟元件引脚远离I/O电缆。

(17) 元件引脚尽量短,去耦电容引脚尽量短。

(18) 关键的线要尽量粗,并在两边加上保护地。高速线要短要直。

(19) 对噪声敏感的线不要与大电流,高速开关线平行。

(20) 石英晶体下面以及对噪声敏感的器件下面不要走线。

(21) 弱信号电路,低频电路周围不要形成电流环路。

(22) 任何信号都不要形成环路,如不可避免,让环路区尽量小。

(23) 每个集成电路一个去耦电容。每个电解电容边上都要加一个小的高频旁路电容。

(24) 用大容量的钽电容或聚酷电容而不用电解电容作电路充放电储能电容。使用管状电容时,外壳要接地。

(25)尽量减少印制导线的不连续性,例如导线宽度不要突变,导线的拐角应大于90度禁止环状走线等。

(26)时钟信号引线最容易产生电磁辐射干扰,走线时应与地线回路相靠近,驱动器应紧挨着连接器。

(27)总线驱动器应紧挨其欲驱动的总线。对于那些离开印制电路板的引线,驱动器应紧紧挨着连接器。

(28)数据总线的布线应每两根信号线之间夹一根信号地线。最好是紧紧挨着最不重要的地址引线放置地回路,因为后者常载有高频电流。

(29)将数字电路与模拟电路分开。电路板上既有高速逻辑电路,又有线性电路,应使它们尽量分开,而两者的地线不要相混,分别与电源端地线相连。要尽量加大线性电路的接地面积。

(30)尽量加粗接地线,若接地线很细,接地电位则随电流的变化而变化,致使电子设备的定时信号电平不稳,抗噪声性能变坏。因此应将接地线尽量加粗。如有可能,接地线的宽度应大于3mm。

来源:网络
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PCB基本设计流程一般包括:前期准备->PCB结构设计->PCB布局->布线->布线优化和丝印->网络和DRC检查和结构检查。

第一:前期准备。这包括准备元件库和原理图。“工欲善其事,必先利其器”,要做出一块好的板子,除了要设计好原理之外,还要画得好。在进行PCB设计之前,首先要准备好原理图、SCH的元件库和PCB的元件库。元件库可以用peotel自带的库,但一般情况下很难找到合适的,最好是自己根据所选器件的标准尺寸资料自己做元件库。原则上先做PCB的元件库,再做SCH的元件库。PCB的元件库要求较高,它直接影响板子的安装;SCH的元件库要求相对比较松,只要注意定义好管脚属性和与PCB元件的对应关系就行。PS:注意标准库中的隐藏管脚。之后就是原理图的设计,做好后就准备开始做PCB设计了。

第二:PCB结构设计。这一步根据已经确定的电路板尺寸和各项机械定位,在PCB设计环境下绘制PCB板面,并按定位要求放置所需的接插件、按键/开关、螺丝孔、装配孔等等。并充分考虑和确定布线区域和非布线区域(如螺丝孔周围多大范围属于非布线区域)。

第三:PCB布局。布局说白了就是在板子上放器件。这时如果前面讲到的准备工作都做好的话,就可以在原理图上生成网络表,之后在PCB图上导入网络表。就看见器件哗啦啦的全堆上去了,各管脚之间还有飞线提示连接。然后就可以对器件布局了。

第四:布线。布线是整个PCB设计中最重要的工序。这将直接影响着PCB板的性能好坏。在PCB的设计过程中,布线一般有这么三种境界的划分:首先是布通,这时PCB设计时的最基本的要求。如果线路都没布通,搞得到处是飞线,那将是一块不合格的板子,可以说还没入门。其次是电器性能的满足。这是衡量一块印刷电路板是否合格的标准。这是在布通之后,认真调整布线,使其能达到最佳的电器性能。接着是美观。假如你的布线布通了,也没有什么影响电器性能的地方,但是一眼看过去杂乱无章的,加上五彩缤纷、花花绿绿的,那就算你的电器性能怎么好,在别人眼里还是垃圾一块。这样给测试和维修带来极大的不便。布线要整齐划一,不能纵横交错毫无章法。这些都要在保证电器性能和满足其他个别要求的情况下实现,否则就是舍本逐末了。

第五:布线优化和丝印。“没有最好的,只有更好的”!不管你怎么挖空心思的去设计,等你画完之后,再去看一看,还是会觉得很多地方可以修改的。一般设计的经验是:优化布线的时间是初次布线的时间的两倍。感觉没什么地方需要修改之后,就可以铺铜了。铺铜一般铺地线(注意模拟地和数字地的分离),多层板时还可能需要铺电源。对于丝印,要注意不能被器件挡住或被过孔和焊盘去掉。同时,设计时正视元件面,底层的字应做镜像处理,以免混淆层面。

第六:网络和DRC检查和结构检查。首先,在确定电路原理图设计无误的前提下,将所生成的PCB网络文件与原理图网络文件进行物理连接关系的网络检查,并根据输出文件结果及时对设计进行修正,以保证布线连接关系的正确性;网络检查正确通过后,对PCB设计进行DRC检查,并根据输出文件结果及时对设计进行修正,以保证PCB布线的电气性能。最后需进一步对PCB的机械安装结构进行检查和确认。

来源:网络
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在PCB设计中,电磁兼容性(EMC)及关联的电磁干扰(EMI)历来是让工程师们头疼的两大问题,特别是在当今电路板设计和元器件封装不断缩小、OEM要求更高速系统的情况下。本文给大家分享如何在PCB设计中避免出现电磁问题。

01、串扰和走线是重点

走线对确保电流的正常流动特别重要。如果电流来自振荡器或其它类似设备,那么让电流与接地层分开,或者不让电流与另一条走线并行,尤其重要。两个并行的高速信号会产生EMC和EMI,特别是串扰。必须使电阻路径最短,返回电流路径也尽可能短。返回路径走线的长度应与发送走线的长度相同。

对于EMI,一条叫做“侵犯走线”,另一条则是“受害走线”。电感和电容耦合会因为电磁场的存在而影响“受害”走线,从而在“受害走线”上产生正向和反向电流。这样的话,在信号的发送长度和接收长度几乎相等的稳定环境中就会产生纹波。

在一个平衡良好、走线稳定的环境中,感应电流应相互抵消,从而消除串扰。但是,我们身处不完美的世界,这样的事不会发生。因此,我们的目标是必须将所有走线的串扰保持在最小水平。如果使并行走线之间的宽度为走线宽度的两倍,则串扰的影响可降至最低。例如,如果走线宽度为5密耳,则两条并行走线之间的最小距离应为10密耳或更大。

随着新材料和新的元器件不断出现,PCB设计人员还必须继续应对电磁兼容性和干扰问题。

02、去耦电容

去耦电容可减少串扰的不良影响,它们应位于设备的电源引脚和接地引脚之间,这样可以确保交流阻抗较低,减少噪声和串扰。为了在宽频率范围内实现低阻抗,应使用多个去耦电容。

放置去耦电容的一个重要原则是,电容值最小的电容器要尽可能靠近设备,以减少对走线产生电感影响。这一特定的电容器尽可能靠近设备的电源引脚或电源走线,并将电容器的焊盘直接连到过孔或接地层。如果走线较长,请使用多个过孔,使接地阻抗最小。

03、将PCB接地

降低EMI的一个重要途径是设计PCB接地层。第一步是使PCB电路板总面积内的接地面积尽可能大,这样可以减少发射、串扰和噪声。将每个元器件连接到接地点或接地层时必须特别小心,如果不这样做,就不能充分利用可靠的接地层的中和效果。

一个特别复杂的PCB设计有几个稳定的电压。理想情况下,每个参考电压都有自己对应的接地层。但是,如果接地层太多会增加PCB的制造成本,使价格过高。折衷的办法是在三到五个不同的位置分别使用接地层,每一个接地层可包含多个接地部分。这样不仅控制了电路板的制造成本,同时也降低了EMI和EMC。

如果想使EMC最小,低阻抗接地系统十分重要。在多层PCB中,最好有一个可靠的接地层,而不是一个铜平衡块(copper thieving)或散乱的接地层,因为它具有低阻抗,可提供电流通路,是最佳的反向信号源。

信号返回地面的时长也非常重要。信号往返于信号源的时间必须相当,否则会产生类似天线的现象,使辐射的能量成为EMI的一部分。同样,向/从信号源传输电流的走线应尽可能短,如果源路径和返回路径的长度不相等,则会产生接地反弹,这也会产生EMI。

04、避免90°角

为降低EMI,应避免走线、过孔及其它元器件形成90°角,因为直角会产生辐射。在该角处电容会增加,特性阻抗也会发生变化,导致反射,继而引起EMI。要避免90°角,走线应至少以两个45°角布线到拐角处。

05、使用过孔需谨慎

在几乎所有PCB布局中,都必须使用过孔在不同层之间提供导电连接。PCB布局工程师需特别小心,因为过孔会产生电感和电容。在某些情况下,它们还会产生反射,因为在走线中制作过孔时,特性阻抗会发生变化。

同样要记住的是,过孔会增加走线长度,需要进行匹配。如果是差分走线,应尽可能避免过孔。如果不能避免,则应在两条走线中都使用过孔,以补偿信号和返回路径中的延迟。

06、电缆和物理屏蔽

承载数字电路和模拟电流的电缆会产生寄生电容和电感,引起很多EMC相关问题。如果使用双绞线电缆,则会保持较低的耦合水平,消除产生的磁场。对于高频信号,必须使用屏蔽电缆,其正面和背面均接地,消除EMI干扰。

物理屏蔽是用金属封装包住整个或部分系统,防止EMI进入PCB电路。这种屏蔽就像是封闭的接地导电容器,可减小天线环路尺寸并吸收EMI。

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PCB设计中,如何避免串扰?

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变化的信号(例如阶跃信号)沿传输线由A到B传播,传输线C-D上会产生耦合信号,变化的信号一旦结束也就是信号恢复到稳定的直流电平时,耦合信号也就不存在了,因此串扰仅发生在信号跳变的过程当中,并且信号沿的变化(转换率)越快,产生的串扰也就越大。

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