PCB设计

电子设备的灵敏度越来越高,这要求设备的抗干扰能力也越来越强,因此PCB设计也变得更加困难,如何提高PCB的抗干扰能力成为众多工程师们关注的重点问题之一。

(1) 能用低速芯片就不用高速的,高速芯片用在关键地方。

(2) 可用串一个电阻的办法,降低控制电路上下沿跳变速率。

(3) 尽量为继电器等提供某种形式的阻尼。

(4) 使用满足系统要求的最低频率时钟。

(5) 时钟产生器尽量靠近到用该时钟的器件。石英晶体振荡器外壳要接地。

(6) 用地线将时钟区圈起来,时钟线尽量短。

(7) I/O驱动电路尽量靠近印刷板边,让其尽快离开印刷板。对进入印制板的信号要加滤波,从高噪声区来的信号也要加滤波,同时用串终端电阻的办法,减小信号反射。

(8) MCD无用端要接高,或接地,或定义成输出端,集成电路上该接电源地的端都要接,不要悬空。

(9) 闲置不用的门电路输入端不要悬空,闲置不用的运放正输入端接地,负输入端接输出端。

(10) 印制板尽量使用45折线而不用90折线布线以减小高频信号对外的发射与耦合。

(11) 印制板按频率和电流开关特性分区,噪声元件与非噪声元件要距离再远一些。

(12)单面板和双面板用单点接电源和单点接地、电源线、地线尽量粗,经济是能承受的话用多层板以减小电源,地的容生电感。

(13) 时钟、总线、片选信号要远离I/O线和接插件。

(14) 模拟电压输入线、参考电压端要尽量远离数字电路信号线,特别是时钟。

(15) 对A/D类器件,数字部分与模拟部分宁可统一下也不要交叉。

(16) 时钟线垂直于I/O线比平行I/O线干扰小,时钟元件引脚远离I/O电缆。

(17) 元件引脚尽量短,去耦电容引脚尽量短。

(18) 关键的线要尽量粗,并在两边加上保护地。高速线要短要直。

(19) 对噪声敏感的线不要与大电流,高速开关线平行。

(20) 石英晶体下面以及对噪声敏感的器件下面不要走线。

(21) 弱信号电路,低频电路周围不要形成电流环路。

(22) 任何信号都不要形成环路,如不可避免,让环路区尽量小。

(23) 每个集成电路一个去耦电容。每个电解电容边上都要加一个小的高频旁路电容。

(24) 用大容量的钽电容或聚酷电容而不用电解电容作电路充放电储能电容。使用管状电容时,外壳要接地。

(25)尽量减少印制导线的不连续性,例如导线宽度不要突变,导线的拐角应大于90度禁止环状走线等。

(26)时钟信号引线最容易产生电磁辐射干扰,走线时应与地线回路相靠近,驱动器应紧挨着连接器。

(27)总线驱动器应紧挨其欲驱动的总线。对于那些离开印制电路板的引线,驱动器应紧紧挨着连接器。

(28)数据总线的布线应每两根信号线之间夹一根信号地线。最好是紧紧挨着最不重要的地址引线放置地回路,因为后者常载有高频电流。

(29)将数字电路与模拟电路分开。电路板上既有高速逻辑电路,又有线性电路,应使它们尽量分开,而两者的地线不要相混,分别与电源端地线相连。要尽量加大线性电路的接地面积。

(30)尽量加粗接地线,若接地线很细,接地电位则随电流的变化而变化,致使电子设备的定时信号电平不稳,抗噪声性能变坏。因此应将接地线尽量加粗。如有可能,接地线的宽度应大于3mm。

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PCB基本设计流程一般包括:前期准备->PCB结构设计->PCB布局->布线->布线优化和丝印->网络和DRC检查和结构检查。

第一:前期准备。这包括准备元件库和原理图。“工欲善其事,必先利其器”,要做出一块好的板子,除了要设计好原理之外,还要画得好。在进行PCB设计之前,首先要准备好原理图、SCH的元件库和PCB的元件库。元件库可以用peotel自带的库,但一般情况下很难找到合适的,最好是自己根据所选器件的标准尺寸资料自己做元件库。原则上先做PCB的元件库,再做SCH的元件库。PCB的元件库要求较高,它直接影响板子的安装;SCH的元件库要求相对比较松,只要注意定义好管脚属性和与PCB元件的对应关系就行。PS:注意标准库中的隐藏管脚。之后就是原理图的设计,做好后就准备开始做PCB设计了。

第二:PCB结构设计。这一步根据已经确定的电路板尺寸和各项机械定位,在PCB设计环境下绘制PCB板面,并按定位要求放置所需的接插件、按键/开关、螺丝孔、装配孔等等。并充分考虑和确定布线区域和非布线区域(如螺丝孔周围多大范围属于非布线区域)。

第三:PCB布局。布局说白了就是在板子上放器件。这时如果前面讲到的准备工作都做好的话,就可以在原理图上生成网络表,之后在PCB图上导入网络表。就看见器件哗啦啦的全堆上去了,各管脚之间还有飞线提示连接。然后就可以对器件布局了。

第四:布线。布线是整个PCB设计中最重要的工序。这将直接影响着PCB板的性能好坏。在PCB的设计过程中,布线一般有这么三种境界的划分:首先是布通,这时PCB设计时的最基本的要求。如果线路都没布通,搞得到处是飞线,那将是一块不合格的板子,可以说还没入门。其次是电器性能的满足。这是衡量一块印刷电路板是否合格的标准。这是在布通之后,认真调整布线,使其能达到最佳的电器性能。接着是美观。假如你的布线布通了,也没有什么影响电器性能的地方,但是一眼看过去杂乱无章的,加上五彩缤纷、花花绿绿的,那就算你的电器性能怎么好,在别人眼里还是垃圾一块。这样给测试和维修带来极大的不便。布线要整齐划一,不能纵横交错毫无章法。这些都要在保证电器性能和满足其他个别要求的情况下实现,否则就是舍本逐末了。

第五:布线优化和丝印。“没有最好的,只有更好的”!不管你怎么挖空心思的去设计,等你画完之后,再去看一看,还是会觉得很多地方可以修改的。一般设计的经验是:优化布线的时间是初次布线的时间的两倍。感觉没什么地方需要修改之后,就可以铺铜了。铺铜一般铺地线(注意模拟地和数字地的分离),多层板时还可能需要铺电源。对于丝印,要注意不能被器件挡住或被过孔和焊盘去掉。同时,设计时正视元件面,底层的字应做镜像处理,以免混淆层面。

第六:网络和DRC检查和结构检查。首先,在确定电路原理图设计无误的前提下,将所生成的PCB网络文件与原理图网络文件进行物理连接关系的网络检查,并根据输出文件结果及时对设计进行修正,以保证布线连接关系的正确性;网络检查正确通过后,对PCB设计进行DRC检查,并根据输出文件结果及时对设计进行修正,以保证PCB布线的电气性能。最后需进一步对PCB的机械安装结构进行检查和确认。

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在PCB设计中,电磁兼容性(EMC)及关联的电磁干扰(EMI)历来是让工程师们头疼的两大问题,特别是在当今电路板设计和元器件封装不断缩小、OEM要求更高速系统的情况下。本文给大家分享如何在PCB设计中避免出现电磁问题。

01、串扰和走线是重点

走线对确保电流的正常流动特别重要。如果电流来自振荡器或其它类似设备,那么让电流与接地层分开,或者不让电流与另一条走线并行,尤其重要。两个并行的高速信号会产生EMC和EMI,特别是串扰。必须使电阻路径最短,返回电流路径也尽可能短。返回路径走线的长度应与发送走线的长度相同。

对于EMI,一条叫做“侵犯走线”,另一条则是“受害走线”。电感和电容耦合会因为电磁场的存在而影响“受害”走线,从而在“受害走线”上产生正向和反向电流。这样的话,在信号的发送长度和接收长度几乎相等的稳定环境中就会产生纹波。

在一个平衡良好、走线稳定的环境中,感应电流应相互抵消,从而消除串扰。但是,我们身处不完美的世界,这样的事不会发生。因此,我们的目标是必须将所有走线的串扰保持在最小水平。如果使并行走线之间的宽度为走线宽度的两倍,则串扰的影响可降至最低。例如,如果走线宽度为5密耳,则两条并行走线之间的最小距离应为10密耳或更大。

随着新材料和新的元器件不断出现,PCB设计人员还必须继续应对电磁兼容性和干扰问题。

02、去耦电容

去耦电容可减少串扰的不良影响,它们应位于设备的电源引脚和接地引脚之间,这样可以确保交流阻抗较低,减少噪声和串扰。为了在宽频率范围内实现低阻抗,应使用多个去耦电容。

放置去耦电容的一个重要原则是,电容值最小的电容器要尽可能靠近设备,以减少对走线产生电感影响。这一特定的电容器尽可能靠近设备的电源引脚或电源走线,并将电容器的焊盘直接连到过孔或接地层。如果走线较长,请使用多个过孔,使接地阻抗最小。

03、将PCB接地

降低EMI的一个重要途径是设计PCB接地层。第一步是使PCB电路板总面积内的接地面积尽可能大,这样可以减少发射、串扰和噪声。将每个元器件连接到接地点或接地层时必须特别小心,如果不这样做,就不能充分利用可靠的接地层的中和效果。

一个特别复杂的PCB设计有几个稳定的电压。理想情况下,每个参考电压都有自己对应的接地层。但是,如果接地层太多会增加PCB的制造成本,使价格过高。折衷的办法是在三到五个不同的位置分别使用接地层,每一个接地层可包含多个接地部分。这样不仅控制了电路板的制造成本,同时也降低了EMI和EMC。

如果想使EMC最小,低阻抗接地系统十分重要。在多层PCB中,最好有一个可靠的接地层,而不是一个铜平衡块(copper thieving)或散乱的接地层,因为它具有低阻抗,可提供电流通路,是最佳的反向信号源。

信号返回地面的时长也非常重要。信号往返于信号源的时间必须相当,否则会产生类似天线的现象,使辐射的能量成为EMI的一部分。同样,向/从信号源传输电流的走线应尽可能短,如果源路径和返回路径的长度不相等,则会产生接地反弹,这也会产生EMI。

04、避免90°角

为降低EMI,应避免走线、过孔及其它元器件形成90°角,因为直角会产生辐射。在该角处电容会增加,特性阻抗也会发生变化,导致反射,继而引起EMI。要避免90°角,走线应至少以两个45°角布线到拐角处。

05、使用过孔需谨慎

在几乎所有PCB布局中,都必须使用过孔在不同层之间提供导电连接。PCB布局工程师需特别小心,因为过孔会产生电感和电容。在某些情况下,它们还会产生反射,因为在走线中制作过孔时,特性阻抗会发生变化。

同样要记住的是,过孔会增加走线长度,需要进行匹配。如果是差分走线,应尽可能避免过孔。如果不能避免,则应在两条走线中都使用过孔,以补偿信号和返回路径中的延迟。

06、电缆和物理屏蔽

承载数字电路和模拟电流的电缆会产生寄生电容和电感,引起很多EMC相关问题。如果使用双绞线电缆,则会保持较低的耦合水平,消除产生的磁场。对于高频信号,必须使用屏蔽电缆,其正面和背面均接地,消除EMI干扰。

物理屏蔽是用金属封装包住整个或部分系统,防止EMI进入PCB电路。这种屏蔽就像是封闭的接地导电容器,可减小天线环路尺寸并吸收EMI。

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PCB设计中,如何避免串扰?

demi的头像

变化的信号(例如阶跃信号)沿传输线由A到B传播,传输线C-D上会产生耦合信号,变化的信号一旦结束也就是信号恢复到稳定的直流电平时,耦合信号也就不存在了,因此串扰仅发生在信号跳变的过程当中,并且信号沿的变化(转换率)越快,产生的串扰也就越大。

nRF52805芯片级系统 (SoC)是针对小型双层PCB设计而优化的高成本效益的元器件,它采用WLCSP封装,是nRF52系列的补充。在过去,小型设计需要使用成本高很多的四层PCB。儒卓力在电子商务网站www.rutronik24.com.cn上提供nRF52805器件。

nRF52805配备了时钟频率为64 MHz的Arm® Cortex®M4处理器。它具有192 KB闪存和24 KB RAM,并集成了多个模拟和数字接口,例如双通道12位 ADC、SPI、UART和TWI。

快速数据传输并减少干扰

这款nRF52805支持低功耗蓝牙和专有2.4 GHz协议。由于可以达到2 Mbps的蓝牙高传输量,因此能够更快速、更高效地传输数据。此外,蓝牙协议栈信道选择算法#2(CSA No. 2)可以减少干扰并改善共存性。这个无线电模块可提供高达4 dBm的传输功率和-97 dBm灵敏度(每秒1 Mbit低功耗蓝牙)。

Nordic面向双层PCB设计的最小封装器件

采用WLCSP封装的nRF52805尺寸仅为2.48 x 2.46 mm,非常适合用于信标、一次性医疗设备(例如可吞式诊断设备)、传感器、触控笔和演示器。

而且,Nordic还提供9.5 x 8.8 mm参考布局,具有全部十个可用的通用型输入/输出(GPIO),仅需要十个外部无源组件(包括两个石英负载电容器)。

nRF52805 SoC具备SoftDevice S112和S113的支持,这是具有低功耗蓝牙协议栈的内存优化纯外围设备,通过广播器功能可同时支持多达四个连接。

如要了解有关Nordic的新型蓝牙封装器件和直接订购选项的更多信息,请访问儒卓力电子商务平台www.rutronik24.com.cn

https://www.rutronik24.com.cn/product/nordic/nrf52805-caaa-r/13880272.html

关于儒卓力 (www.rutronik.com.cn)

儒卓力(Rutronik Elektronische Bauelemente GmbH)是欧洲第三大分销商(资料来源:European分销报告2017) 以及世界第十一大分销商 (资料来源:SourceToday,2018年5月)。作为宽线产品分销商,儒卓力可提供半导体、无源和机电组件以及显示屏、嵌入式主板、存储解决方案和无线解决方案等。公司的主要目标市场是汽车、医疗、工业、家用电器、能源和照明业。

儒卓力通过RUTRONIK EMBEDDED、RUTRONIK SMART、RUTRONIK POWER 及RUTRONIK AUTOMOTIVE系列提供定制的综合性产品和服务,为客户满足其应用的需求。对产品开发及设计的专业技术支持、物流和供应链管理解决方案,以及综合服务使得儒卓力的服务日趋完善。

儒卓力由Helmut Rudel先生在1973年于德国伊斯普林根创立,目前在欧洲、亚洲和美洲拥有超过80家子公司,在全球雇用超过1,900名员工,并在2019财年达成10亿8000万欧元的集团销售收入。

通过rutronik24.com.cn电子商务平台,客户只需一次登录即可访问在线产品目录、采购区和产品变更通知(PCN)。在线产品目录提供了全部产品的概述,包括详细的数据表。而且,智能搜索功能可以简化产品挑选。“批量报价”链接允许客户使用其零件清单以方便采购。在采购区,客户可以快速了解当前和过往的订单、招标、物品清单、安全库存水平、合约、寄售库存和可追溯性信息。现有产品目录、采购信息、PCN以及各种媒体信息均可供下载。

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进行比较复杂的板子设计的时候,必须要进行一些设计权衡。因为这些权衡,那么就存在一些因素会影响到PCB的电源分配网络的设计。

当电容安装在PCB板上时,就会存在一个额外的回路电感,这个电感就与电容的安装有关系。

回路电感值的大小是依赖于设计的,回路电感的大小取决于电容到过孔的这段线的线宽和线长,走线的长度即连接电容和电源/地平面长度,两个孔间的距离,孔的直径,电容的焊盘,等等。

如图1所示为各种电容的安装图形:

在PCB设计时,你的电源是否也被妥协了?
图1 最佳的和最差的电容布局

减小电容回路电感的设计要点:

孔要放在离电容尽可能近的地方。减小电源/地的孔间距。如果可以,用多对电源/地孔并联在一起。诸如电流极性相反的两个孔放置的尽量近,电流极性相同的孔放置的尽量远。

用短而宽的走线来连接孔和电容引脚。

把电容摆放在PCB的表面(顶层和底层)尽量靠近他们相应的电源/地平面。这样能减小孔之间的距离。在电源/地之间用薄的电解质。

接下来是三种不同情况的设计,对于电容的安装和传播电感。图2表示的是各种设计情况对回路电感量的引入情况。

在PCB设计时,你的电源是否也被妥协了?
图2 设计情况

情况1:差的设计

设计人员不关注电源分配网络(PDN)的设计。

孔的间距没有优化。

电源和地平面间的距离没有优化。

孔到电容引脚之间的走线距离较长。

对于整个回路电感大小来讲,回路电感主要来自所布的线,因为与其它两种情况比较,差的设计时的线长是它们(好的设计和非常好的设计)的5倍。

从安装电容的底层到最近平面的距离也是回路电感大小的主要因素。因为这是没有优化的(10mil),走线对整个回路电感大小的影响是非常大的。

同样,因为设计人员在电源和地之间用了10mil的电介质材料,那么回路电感的次要因素来自传播电感。

过孔间的距离没有优化的效果相对于小孔的长度就没有那么的显著。孔的影响在比较长的过孔时会变得更大。

情况2:好的设计

设计人员关注了部分电源分配网络(PDN)的设计。

孔的间距有所改善。孔的长度保持不变。

电源和地平面间的距离有所改善。

过孔到电容引脚之间的走线距离经过了优化。

走线的回路电感依然还是整个回路电感的主要贡献者。但是,好的设计的走线回路电感要比差的设计情况的的走线回路电感小2.7倍左右。

因为设计人员减小了电介质的厚度,从10mil减小到了5mil,传播电感减小了一半。由于减小了过孔间的距离,过孔的影响有了一点点改善。

情况3:非常好的设计

设计人员非常注重PDN的设计。

孔的间距和长度都有改善。

电源和地之间的距离也进行了充分的优化。

过孔到电容引脚之间的走线距离经过了优化。

非常好的设计的走线的电感比差的设计的走线电感要小大约7.65倍。由于减少了走线长度,在PCB板上减少了从电容安装的底层表面到最近的平面层的厚度,这就达到了目的。

由于设计人员已经优化了电源和地之间的电解质层厚度,传播电感就会大大的减小。由于孔间距和孔长度大大的减小,那么过孔的回路电感也得到了显著改善。

相比差的设计,由于7个主要因素的其中之一减少,非常好的设计情况的总回路电感就被减少了。.

在PCB板上,额外的过孔回路电感通过安装电容被引入,这样就降低电容的谐振频率。当你在设计电源分配网络(PDN)时,必须要考虑到这个因素。在高频设计的时候,减小回路电感是降低阻抗的唯一能看得见的方法。

对于给定的电源,相比较非常好的设计和差的设计情况,PDN工具产生的报告显示非常好的设计的PCB截止频率会更高。这也许与预期的结果是相反的,因为相对于对低截止频率的去耦,对较高截止频率的去耦需要更多的电容。

对于非常好的设计的情况,较高的截止频率意味着能对较高频率进行去耦。摆放在PCB板上的电容对噪声直到一个较高频都有去耦效果。

对于差的设计的情况,对超过较低截止频率的PCB板不能去耦。任何额外的电容增加,即增加超过截止频率的去耦电容只能增加BOM成本而对去耦效果没有任何影响。相对于非常好的设计,对于差的这种设计情况,其电源分配网络的设计对于某一特定频率的噪声更容易受到影响

作为另外一个例子,假设一块20层的PCB板总共有115mil的厚度。电源层在第3层。从第一层(FPGA在的这一层)到第3层的厚度有12mil。那么从底层到第3层的厚度就是103mil。电源和地层被3mil后的电介质分离开。

对于这种轨迹的BGA孔的电感大小为5nH(对于这种电源轨迹5对孔)。为了应对第一层比较紧密的布局布线区域,与之相关联的去耦电容都安装在底层。由于这样安装会有很长的过孔,这种权衡设计导致了很高的电容安装电感值。经过充分优化后,0402封装的电容在底层的安装电感是2.3nH,而同样的电容放在第一层的安装电感是0.57nH。

为了改善这种给轨迹的PDN效果,你可以把一些高频电容放置在第一层,同时把中频和bulk电容还是放在原来的位置上即底层。这种电路设计对PDN是截止的解决方法,因为高频电容是在截止频率以下作为第一响应的电容。

电容的效果依赖于总的回路电感(电容的安装电感+传播电感+BGA孔的电感)与FPGA。

可以把高频电容放在第一层并离FPGA稍微远一点点的地方。电容放在FPGA breakout区域外的传播电感是0.2nH。

相对于原来放置在底层的方法,这种新的放置方法还是有益的,因为总的回路电感(0.57nH+0.2nH+0.05nH=0.82nH)比放置在底层的时候的总电感要小。

PCB板的传播电感是与设计是相关,电源和地平面间的介质中它是均匀存在的。3mil厚度或者更薄的厚度是最佳的减小平面传播电感的设计。你可以根据如下的设计指导来提升PDN的性能。

如下的是关于顺序重要性的设计指导,从第一层到底层—在第一层的设计指导是最重要的。

减小电源和地层间电介质厚度。

当设计板子的叠层时,确定电源、层和其他的层。举一个例子,如叠层PWR1 - GND1 - SIG1 - SIG2- GND2 - PWR2要优于PWR1 - SIG1 - GND1 - SIG2 - GND2 - PWR2这种叠层。

第二种情况的结果是没有对电源和地之间的距离优化的设计。这样的设置会导致大电容传播电感在PWR1/GND1之间比在PWR2/GND2之间的电感大。

可以在电源和地平面之间找到一种典型的3mil的电介质厚度而不增加额外的成本。

对于额外的性能改善,考虑比3mil更薄的电介质厚度。但是,这会导致PCB的成本上升。

当选定电容的时候,选择多个电容值,而不是选择一个相同值的大电容来达到目标阻抗。

在PDN中,阻抗的峰值是由谐振反应形成的。高ESR在谐振频率点能抑制谐振,因此减少阻抗峰值的高度。在电容的谐振频率处和阻抗峰值处,用一些电容值相同的电容能截止的减少ESR。

在一个很宽的频率范围内,选择多种电容值的电容种类,能维持一个相对高的ESR。

选择放置高频电容的位置,以减少整个回路电感。

整个电感是由电容的ESL、安装电感、传播电感和BGA的过孔电感组成的。

在放置电容时优先放置高频电容,其次是中频和低频电容。

当在分割平面时,确保平面的形状成适当的方形。

避免狭长的平面形状,因为这样做会限制电流的大小和增加平面的传播电感。

中频和低频的电容对于如何放置没有那么的敏感。

可以把他们放在离FPGA稍微远一点的地方。

权衡多路设计的情况

在一块有多路外设的PCB板上,设计就不能再共享一个供电电源。这也许需要通过设计去执行DDR的电源接口,联合各种I/O口的电源轨迹,或者联合各种接收端的电源轨迹以减少PCB的BOM成本和PCB的布局复杂度。

电源轨迹共享增加了PDN的复杂度,同时在PCB上和die的位置处也增加了大量的噪声。对于多路的情况,设计电源的分配解决方法主要有两步:
- 低频解决方法
- 高频解决方法

在非常低频的时候,第一步确保VRM的大小是否适合处理各种电流的需要。

低频去耦一定要考虑清楚各种组合电源供电电流的情况。Bulk电容一定要选择能覆盖目标阻抗所覆盖的频段。

做到精确的知道频率范围是有困难的,因为这有一个区域超过了阻抗曲线,这是在die上给定的电源区域,建立在自己的最大电流消耗上,而不是与其它路电流相关联的由同一个供电电源供电组合的电流消耗。

对于设计,bulk电容去耦的频率范围估计是从DC到大约5~10MHz。

在共享多路电源的时候,通过PDN工具按照相似的方法使用这种设计方法,但是推荐你在最高的截止频率点去耦。

对于单一和共享多路电源的去耦,这是成功实现单一PDN方法设计的流程。这种方法是合适于与电源路之间与相似电流要求的电源路设计的。但是,对于这种方法这有几个例外。

这个例子是电源共享在核心电源供电(Vcc)和PCI Express hard IP Block(VccHIP)电源供电。例外的原因是:

- VCC的电流会比VCCHIP的大很多。

- 对比VCC和VCCHIP,VCC的BGA的过孔电感会比VCCHIP低很多。

- 对比VCC和VCCHIP,VCC的截止频率会比VCCHIP低很多。

因此,对于电源设计情况,在BGA过孔处使用最高截止频率去耦是不适用的。

如图3所示的是VCC、VCCHIP电源路组合阻抗曲线不符合目标阻抗的情况,相当于不符合VCCHIP的截止频率去耦。这是因为去耦电容效果被限制了

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图3 VCCHIP的截止频率阻抗曲线

按照以前的解释,高频的噪声在电源轨迹中,主要是由于自己的瞬态电流产生的。

对于共享电路最高截止频率的去耦设计指导书是基于整个瞬态电流的阻抗计算,这是“过设计”的要求。

在PCB设计时,你的电源是否也被妥协了?
图4 更改电源路的共享情况

在这种情况下,必须基于PCB去耦项目用整个瞬态电流来计算目标阻抗曲线,相当于电源路截止频率的最大的电流消耗。在VCC和VCCHIP电源路共享的例子中,必须用VCC电源路的截止频率。

如图3-A所示为核心电源去耦的截止频率的组合电源路的阻抗曲线。对于核心电源,用沿着BGA的球或者过孔的(VCC+VCCHIP)的总电流得到阻抗曲线。那么可以检查核对结果是否符合单个电源设计指导的目标阻抗。

基于同样的去耦项目如图4-A一样,如图4-B所示为VCCHIP电源的阻抗曲线。但是,当得到这条曲线时,只有对于VCCHIP需要考虑电流消耗和BGA过孔数。

如图4-B所示,直到VCCHIP电源的截止频率,VCCHIP的阻抗曲线都达到了目标阻抗。

最终的去耦项目必须达到各自目标阻抗的频率。如果存在一些特殊的违反设计目标的情况,可以尽量小的调整以优化去耦项目。

遇到类似的情况,可以根据VCC和VCCHIP的例子对任何供电电源组合进行优化。

在一块PCB板上,当有多个FPGA需要从同一个电源供电时,你以使用相似的方法来应对这种情况。对于设计低频解决方案一定要用芯片的总电流消耗,对于高频解决方案设计,一定要用其中一个芯片的电流消耗。你可以使用同样数目的电容给其他芯片在高频情况时去耦。

当与场分析工具得到的解决方案相比较,如果两个FPGA芯片之间的空间比较小,高频方可能导致轻度的过设计,因为场分析工具是考虑了板子的布局情况的。

这可能是因为芯片之间比较接近,几乎没有电容能够截止地满足两个芯片的位置的要求。这也取决于从FPGA芯片端看到的电容的截止回路电感。

一个常用的设计权衡是建立一个独立的电源平面,和从一个供电电源给不同的电源网路供电,使用滤波器来供给干净的电源给电源网路。

大多数情况下滤波器是磁珠,连接在板子上的两个电源之间。作为规则是,你可以按照如下设计指导,给一个电源网络提供干净的电源。

当磁珠连着两个电源网络的时候,确保安装电感是最小的;

根据如下所列的特性选择磁珠,确保电源电路的电流消耗要小于磁珠的额定电流;

封装尺寸(0603,0402等等);

额定电流;

直流电阻;

在目标频率的阻抗(10 MHz, 100 MHz, 1 GHz等等);

磁珠的等效的RLC模型频率响应一定尽量与datasheet中给定的相符合;

做交流分析时,在所覆盖的频率内,一定要包含磁珠的模型,还有各种为了达到目标阻抗而选用的电容。当设计电容的等效RLC模型的时候,安装电感要作为模型的一个组成部分考虑进去,如果交流分析没有峰值出现在我们感兴趣的频段(DC to 200 MHz),你就可以使用磁珠隔离来提供干净的电源;

通过上面仿真得到的PDN的结果一定能达到我们感兴趣的频段内目标阻抗的要求。

文章整理自网络,侵删!

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本文介绍一些常见的叠层设计。

PCB的组成

PCB看上去像一个多层蛋糕,制作过程中将不同材料的层,通过粘合剂粘合到一起。从表层开始分别是丝印——阻焊——铜——FR4——铜。。。铜——阻焊——丝印。其中铜和FR4可以根据实际层数调整厚度,也有很多种类型,包括芯板、基板、光板、PP等等。

对于一个常规的PCB板,表层和底层基本是固定的,区别在于中间层。丝印位于最表层,一般以数字、字母、符号等组成,颜色以白色为主,也有其他颜色。阻焊层,也就是所谓的绿油层,位于表层铜上方,其作用是防止PCB上的走线和其他的金属、焊锡或者其它的导电物体接触导致短路。阻焊层的存在,使得可以在正确的地方进行焊接 ,并且防止焊锡搭桥。阻焊一般都是绿色,也有别的颜色。



常见的PCB叠层

以下是常见的2~12层板的叠层结构,每一种叠层都有他的利与弊,有的是便于布局布线,有的是EMC性能比较好,有的是信号完整性比较好,实际使用的时候会根据不同的需求选取不同的叠层结构。


PCB叠层文件

PCB叠层文件一般由PCB制板厂提供(也可以自己根据板材使用Polar Si9000计算),一般会包含两部分:一部分是PCB叠构图,一部分是阻抗结构图。
PCB叠构图主要是说明PCB的压合叠构,每一层的厚度,所用的板材类型及介电常数,残铜率等等。


阻抗结构图主要是根据使用该叠层结构的PCB需要控制的阻抗值来计算出每种阻抗对应的线宽和线间距。


转自:硬件助手

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