对于高速的串行总线来说，一般情况下都是通过数据编码把时钟信息嵌入到传输的数据流里，然后在接收端通过时钟恢复把时钟信息提取出来，并用这个恢复出来的时钟对数据进行采样，因此时钟恢复电路对于高速串行信号的传输和接收至关重要。

CDR电路原理

时钟恢复的目的是跟踪上发送端的时钟漂移和一部分抖动，以确保正确的数据采样。时钟恢复电路(CDR：Clock Data Recovery)一般都是通过PLL(Phase lock loop)的方式实现，如下图所示。

输入的数字信号和PLL的VCO(Voltage-controlled oscillator，压控振荡器 )进行鉴相比较，如果数据速率和VCO的输出频率间有频率差就会产生相位差的变化，鉴相器对这个相位误差进行比较并转换成相应的电压控制信号，电压控制信号经过滤波器滤波后产生对VCO的控制信号从而调整VCO的输出时钟频率。

使用滤波器的目的是把快速的相位变化信息积分后转换成相对缓慢的电压变化以调整VCO的输出频率，这个滤波器有时又称为环路滤波器，通常是一个低通的滤波器。通过反复的鉴相和调整，最终VCO的输出信号频率和输入的数字信号的变化频率一致，这时PLL电路就进入锁定状态。

环路带宽对眼图、抖动测量的影响

值得注意的是，在真实的情况下，输入的数字信号并不是一个纯净的信号，而是包含了不同频率成分的抖动。对于低频的抖动来说，其造成的是数据速率的缓慢变化，如果这个缓慢变化的频率低于环路滤波器的带宽，输入信号抖动造成的相位变化信息就可以通过环路滤波器从而产生对VCO输出频率的调整，这时VCO的输出时钟中就会跟踪上输入信号的抖动。

而如果输入信号中抖动的频率比较高，其造成的相位变化信号不能通过环路滤波器，则VCO输出的时钟中就不会有随输入信号一起变化的抖动成分,也就是说输入信号中的高频抖动成分被PLL电路过滤掉了。

如下图所示，我们通常会用PLL电路的JTF(Jitter Transfer Function，抖动传递函数)曲线描述PLL电路对于不同频率抖动的传递能力。JTF曲线通常是个低通的特性，反映了PLL电路对于低频抖动能很好跟踪而对高频抖动跟踪能力有限的特性。

对于低频的抖动，PLL电路能够很好地跟踪，恢复出来的时钟和被测信号一起抖动。如果接收端的芯片用这个恢复时钟为基准对输入信号进行采样，由于此时时钟和被测信号一起抖动，所以这种低频的抖动不会被观察到，对于数据采样的建立保持时间也没有太大影响。

相反地，高频的抖动会被PLL电路过滤掉，因此输出的时钟里不包含这些高频的抖动成分。如果用这个时钟对数据信号进行采样，就会观察到输入信号里明显的抖动。接收端用恢复时钟进行采样时能够看到的抖动与抖动频率间的关系有时我们会用OJTF(Observed Jitter Transfer Function，观察到的抖动传递函数)曲线来描述，其随频率的变化曲线正好JTF曲线相反。

正因为时钟恢复电路对于低频抖动的跟踪特性，因此很多高速串行总线的接收芯片对于低频抖动的容忍能力会远远超过对高频抖动的容忍能力。下图是USB3.0总线对于接收端芯片对于不同频率抖动容忍能力的要求的一条曲线，可以看到其对低频的容忍能力非常大，甚至可以远超过1个UI(数据比特宽度)。

时钟恢复电路的PLL的环路带宽设置不同，对于不同频率抖动跟踪能力也不一样。一般情况下，PLL的带宽设置越窄，恢复出来的时钟越纯净，但是对于抖动的跟踪能力越弱，用这个时钟为基准对数据做采样时看到的信号上的抖动会越多，看到的信号的眼图会越恶劣。

相反，如果PLL的带宽设置越宽，对于抖动的跟踪能力越强，恢复出来的时钟和信号的抖动越接近，用这个时钟为基准对数据做采样时看到的信号上的抖动会越少，看到的信号的眼图会越好。下图反映出的就是不同的PLL带宽设置对于恢复时钟抖动和以这个恢复时钟为基准对信号进行采样时看到的眼图的情况。

一、RCC是什么？

RCC: Reset Clock Control，时钟和复位控制器

二、RCC的主要作用

1、设置系统时钟SYSCLK

2、设置AHB分频因子(决定HCLK等于多少)

3、设置APB2分频因子(决定PCLK2等于多少)

4、设置APB1分频因子(决定PCLK1等于多少)

5、设置各个外设的分频因子

6、控制AHB、APB2和APB1三条总线时钟的开启、控制每个外设时钟的开启。

注意：STM32库函数中时钟的标准配置为PCLK2=HCLK=SYSCLK=PLLCLK=72M，PCLK1=HCLK/2=36M

三、系统时钟库函数

对于系统时钟的配置，在固件库文件system_stm32f10x.c中。如下所示：

static void SetSysClockTo72(void)
{
  __IO uint32_t StartUpCounter = 0, HSEStatus = 0;

  /* SYSCLK, HCLK, PCLK2 and PCLK1 configuration ---------------------------*/    
  /* Enable HSE */    
  RCC->CR |= ((uint32_t)RCC_CR_HSEON);

  /* Wait till HSE is ready and if Time out is reached exit */
  do
  {
    HSEStatus = RCC->CR & RCC_CR_HSERDY;
    StartUpCounter++;  
  } while((HSEStatus == 0) && (StartUpCounter != HSE_STARTUP_TIMEOUT));

  if ((RCC->CR & RCC_CR_HSERDY) != RESET)
  {
    HSEStatus = (uint32_t)0x01;
  }
  else
  {
    HSEStatus = (uint32_t)0x00;
  }  

  if (HSEStatus == (uint32_t)0x01)
  {
    /* Enable Prefetch Buffer */
    FLASH->ACR |= FLASH_ACR_PRFTBE;

    /* Flash 2 wait state */
    FLASH->ACR &= (uint32_t)((uint32_t)~FLASH_ACR_LATENCY);
    FLASH->ACR |= (uint32_t)FLASH_ACR_LATENCY_2;    

    /* HCLK = SYSCLK */
    RCC->CFGR |= (uint32_t)RCC_CFGR_HPRE_DIV1;

    /* PCLK2 = HCLK */
    RCC->CFGR |= (uint32_t)RCC_CFGR_PPRE2_DIV1;

    /* PCLK1 = HCLK */
    RCC->CFGR |= (uint32_t)RCC_CFGR_PPRE1_DIV2;

#ifdef STM32F10X_CL
    /* Configure PLLs ------------------------------------------------------*/
    /* PLL2 configuration: PLL2CLK = (HSE / 5) * 8 = 40 MHz */
    /* PREDIV1 configuration: PREDIV1CLK = PLL2 / 5 = 8 MHz */

    RCC->CFGR2 &= (uint32_t)~(RCC_CFGR2_PREDIV2 | RCC_CFGR2_PLL2MUL |
                              RCC_CFGR2_PREDIV1 | RCC_CFGR2_PREDIV1SRC);
    RCC->CFGR2 |= (uint32_t)(RCC_CFGR2_PREDIV2_DIV5 | RCC_CFGR2_PLL2MUL8 |
                             RCC_CFGR2_PREDIV1SRC_PLL2 | RCC_CFGR2_PREDIV1_DIV5);

    /* Enable PLL2 */
    RCC->CR |= RCC_CR_PLL2ON;
    /* Wait till PLL2 is ready */
    while((RCC->CR & RCC_CR_PLL2RDY) == 0)
    {
    }

    /* PLL configuration: PLLCLK = PREDIV1 * 9 = 72 MHz */ 
    RCC->CFGR &= (uint32_t)~(RCC_CFGR_PLLXTPRE | RCC_CFGR_PLLSRC | RCC_CFGR_PLLMULL);
    RCC->CFGR |= (uint32_t)(RCC_CFGR_PLLXTPRE_PREDIV1 | RCC_CFGR_PLLSRC_PREDIV1 | 
                            RCC_CFGR_PLLMULL9); 
#else    
    /*  PLL configuration: PLLCLK = HSE * 9 = 72 MHz */
    RCC->CFGR &= (uint32_t)((uint32_t)~(RCC_CFGR_PLLSRC | RCC_CFGR_PLLXTPRE |
                                        RCC_CFGR_PLLMULL));
    RCC->CFGR |= (uint32_t)(RCC_CFGR_PLLSRC_HSE | RCC_CFGR_PLLMULL6);               //12*6=72M
#endif /* STM32F10X_CL */

    /* Enable PLL */
    RCC->CR |= RCC_CR_PLLON;

    /* Wait till PLL is ready */
    while((RCC->CR & RCC_CR_PLLRDY) == 0)
    {
    }

    /* Select PLL as system clock source */
    RCC->CFGR &= (uint32_t)((uint32_t)~(RCC_CFGR_SW));
    RCC->CFGR |= (uint32_t)RCC_CFGR_SW_PLL;    

    /* Wait till PLL is used as system clock source */
    while ((RCC->CFGR & (uint32_t)RCC_CFGR_SWS) != (uint32_t)0x08)
    {
    }
  }
  else
  { /* If HSE fails to start-up, the application will have wrong clock 
         configuration. User can add here some code to deal with this error */
  }
}

四、STM32的HSE时钟

HSE是高速的外部时钟信号，可以由有源晶振或者无源晶振提供。频率为4-16MHz。

HSE最常用的是8M的无源晶振。当外部晶振为8M时，不需要对固件库中的系统时钟配置函数进行修改，但是，如果我们选择的外部晶振不是8M的，则需要对固件库中的系统时钟的配置做一修改。如我们所使用的外部晶振为12M，则需要做如下修改。

1、修改stm32f10x.h文件

打开stm32f10x.h文件，修改如下代码(119行)

#define HSE_VALUE ((uint32_t)8000000) //修改之前

#define HSE_VALUE ((uint32_t)12000000) //修改之后

2、修改system_stm32f10x.c中的系统时钟配置函数

打开system_stm32f10x.c文件，修改如下代码(1056行)

RCC->CFGR |= (uint32_t)(RCC_CFGR_PLLSRC_HSE | RCC_CFGR_PLLMULL9); //修改之前，HSE=8M,9倍频之后为8*9=72M

RCC->CFGR |= (uint32_t)(RCC_CFGR_PLLSRC_HSE | RCC_CFGR_PLLMULL6); //修改之后，HSE=12M,6倍频之后为12*6=72M