PCB板

作者:Kevin Meredith,Samtec公司产品工程师

小型化已经使得多个连接器对齐变得更加困难,而追求最优的设计实践和尽早地与连接器提供商交流有助于确保设计成功

印刷电路板(PCB板)制造商在提高可靠性和降低成本的同时,也面临着增加密度、缩小占位面积、减少侧面尺寸、管理热流和提高数据速率等重大压力。随着他们不断成功地消减这些压力,一个有趣的挑战出现在设计师们的面前,即在两片PCB板之间去对齐多个已配对连接器组。

我们所需要的是清晰明确的准则,以在不牺牲系统性能、密度和可靠性的情况下,懂得如何应对这些对齐挑战,同时满足日益严格的预算和上市时间要求。

本文在描述先进的PCB和更可靠的高密度连接器之间可能遇到的冲突性要求之前,将更详细地讨论对齐的挑战,从而可以通过使用设计最佳实践高效地满足这些要求。

小型化使连接器对齐变得困难

PCB板有许多可以改进的方向,包括密度、更高的数据速率、热管理和可靠性。然而,伴随着这些改进的是小型化这一趋势在连接器的选择和实现方面为设计师带来的压力,特别是将多个连接器配对到PCB板上。

就连接器而言,在过去25年中,小型化导致间距从0.100英寸(2.54毫米)下降到0.016英寸(0.40毫米)—— 也就是减小了六倍,因此需要更严格的公差。然而,更严格的公差本身并不是问题,问题在于标称公差周围的可变性:如果多个连接器变至标称的任一极限,则更有可能出现一些问题。

采用单个配对连接器组的应用不会出现问题:因为没有公差累加,夹层卡被假定是自由浮动的,并且连接器的整体和局部对齐功能将确保完美对齐(图1,顶部) 。

如何克服PCB板间多连接器组对齐的挑战?
图1:使用单个配对连接器的应用(顶部)没有堆叠公差,并且连接器的整体和局部对齐功能将确保完美对齐。多个连接器就会引入公差,这些公差会累加并导致对齐错误(图片来源:Samtec Inc.)

但是,在相同的母夹层卡以任何方向和任何距离增加更多配对的连接器组,都将会引入一些累加的公差(图2,底部)。这些公差对于PCB加工车间、电子制造服务以及PCB板中使用材料的属性都特别重要。

为了说明这个问题,请考虑使用一个多夹层连接器系统(图2)。该项组装包括六个或更多组件:主板(A)、夹层卡(B)、母头连接器#1(C),与配对的公头连接器#1(D),母头连接器#2(E)与公头连接器#2(F)配对。

如何克服PCB板间多连接器组对齐的挑战?
图2:设计人员需要考虑并说明包括PCB板在内的所有组件公差的原因(图片来源:Samtec Inc.)

假如夹层连接器和足够刚性的PCB板能够精确地按照标称条件被制造、加工和组装,那么可以在两个PCB板之间成功部署无限数量的连接器;事实上,公差和材料性能的可变性是限制性或决定性因素。在图2所示的情况下,设计人员需要考虑并说明所有组件的公差,包括(A)和(B)两个PCB板经常被忽略但相关的公差。

如何解决PCB板到连接器对齐的问题

某些PCB板的采购仅受嵌入在Gerber数据包中的规格所控制(图3)。可以通过这些数据包来打造PCB板,而无需考虑机械公差。

如何克服PCB板间多连接器组对齐的挑战?
图3:某些PCB板的采购项目仅受嵌入在Gerber数据包中的规格所控制,这样就可以在不考虑机械公差的情况下依据这些数据包来打造PCB板。而对于多连接器应用,此数据包需要随附单独的机械图纸一起使用(图片来源:Samtec Inc.)

对于多连接器应用来说,此数据包必须随附单独的机械图纸,以指示原图、钻孔和布线公差。

至此,设计师需要做两件事来帮助确保得到一个成功的结果。首先是要了解PCB板供应商和连接器供应商能提供哪些支持以确保对齐。第二是确保已进行系统级公差的研究,以确定由其设计产生的连接器对齐偏差。

回看图2中由A至F组件组成的多连接器夹层卡系统,连接器供应商只能控制连接器的公差。一家好的供应商将会达到或超过已发布的性能规格,提出PCB板公差和加工建议,甚至会根据需要为推荐的PCB供应商和设备提供参考建议。

系统或产品设计人员应参考连接器的占位尺寸和产品规格。这些文档中包含的对齐偏差规格应该与系统级公差研究的结果进行比较,以帮助确保相同板卡之间的多个连接器被成功使用。

只要不超过初始和最终的角度及线性的对齐偏差,连接器系统就能正常运行。这些对齐偏差值是通过考虑诸如绝缘体干扰、光束偏转和接触摩擦等因素来计算的。超过对齐偏差值可能会导致电路和/或绝缘体断路或损坏。

虽然设计、组件公差、设备和制造能力等所有必要的信息对于设计师通常是唾手可得,但能够与连接器制造商取得联系是很重要的,以提供更具体的指导和对对齐偏差公差累积的验证。

定位销不适用于多连接器应用

一些连接器制造商提供可选的定位销,它们通常位于连接器底部的相对侧(图4)。这些定位销有助于手动放置,可用于帮助连接器在PCB板上确定方向,且对于单连接器应用来说,它们不会增加整体公差累积。

如何克服PCB板间多连接器组对齐的挑战?
图4:虽然定位销对于手动放置和确定方向都非常有用,但对于多连接器应用来说,不建议使用它们,因为它们会对整体公差累积产生影响(图片来源:Samtec Inc.)

但是,对于多连接器应用来说,我们不建议使用定位销,因为它们会对整体公差的累积产生影响。如果仍然需要在PCB板上进行定向,一个更好的选择是在PCB板上钻一些过大的孔,然后采用机器放置连接器。

同样,不建议使用卡具或销钉来辅助连接器的放置。这些方法通常依赖于PCB上相对于原图的钻孔,但是该孔的位置公差通常较差,相对另一个连接器,这就降低了最终放置的连接器的总体精度。

对于多连接器应用,更好的方法是从焊盘(solder pad)阵列A中的位置A1开始对所有焊盘进行位置校准,然后在回流之前将连接器精确放置在焊盘上。

用紧固螺钉来固定PCB板

一些特别坚固的应用可能需要使用紧固螺钉来保护两个PCB板。在这种情况下,螺钉应尽可能靠近连接器系统(图5)。

如何克服PCB板间多连接器组对齐的挑战?
图5:如果要使用紧固螺钉,则应将它们放置在尽可能靠近连接器系统的位置(图片来源:Samtec Inc.)

将它们放置在靠近的位置将使应力集中在连接器附近,并减小了不受支撑的PCB板跨度。跨度的增加会在PCB板中引起弯曲应力,这可能会对其他元器件,尤其是表面安装的元器件产生不利影响。

连接器衍生的PCB板应力的另一个来源是装载过程,其中大量的插入和拔出(I / O)会产生非常大的插入力/拔出力。这些力会导致PCB板过度性偏移,以致于需要额外的加强筋来支撑PCB板。非常重要的是一定要确认连接器的插入力和拔出力,它们在产品质检测试报告(图6)中可以找到。

如何克服PCB板间多连接器组对齐的挑战?
图6:为避免超规范加载,设计人员应一直确认连接器的插入力和拔出力,它们在产品质检测试报告中可以找到(图片来源:Samtec Inc.)

结论

尽管小型化趋势使其更具挑战性,但通过使用最佳设计实践,还是能够在两个PCB板上使用多连接器组。这些措施包括进行系统公差研究以确定连接器对齐偏差,然后遵循连接器提供商建议的占位尺寸和模具设计,并利用机器来安放元器件。

另外,建议在设计过程的早期就与连接器提供商密切合作,因为他们可以为连接器的类型和安放提供建议,并就如何最大程度地降低PCB和连接器的整体应力提供咨询,以有助于确保设计成功。

关于作者


Kevin Meredith在连接器行业拥有27年的设计和产业经验。Kevin目前在Samtec有限公司(Samtec Inc.)担任产品工程师,此前曾在3M和Robinson Nugent就职。他是一名机械工程师,毕业于路易斯维尔大学J.B. Speed工程学院。

围观 11

由于PCB板上的电子器件密度越来越大,走线越来越窄,走线密度也越来越高,信号的频率也越来越高,不可避免地会引入EMC(电磁兼容)和EMI(电磁干扰)的问题,所以对电子产品的电磁兼容分析以及应用就非常重要了。但目前国内国际的普遍情况是,与IC设计相比,PCB设计过程中的EMC分析和模拟仿真是一个薄弱环节。同时,EMC仿真分析目前在PCB设计中逐渐占据越来越重要的角色。

PCB设计中的对EMC/EMI的分析目标

信号完整性分析包括同一布线网络上同一信号的反射分析,阻抗匹配分析,信号过冲分析,信号时序分析等等;对于邻近布线网络上不同信号之间的串扰分析。在信号完整性分析时还必须考虑布线网络的物理拓扑结构,PCB介质层的电介质特性和介电常数以及每一布线层的电气特性。现在已经有了抑制电子设备和仪表的EMI的国际标准,统称为电磁兼容(EMC)标准,它们可以作为PCB设计者布线和布局时抑制电磁辐射和干扰的规则,对于军用电子产品设计者来说,标准会更严格,要求更苛刻。对于由多块PCB板通过总线连接而成的系统,还必须分析不同PCB板之间的电磁兼容性能以及接口电路和连接器的EMC/EMI性能。

EMC/EMI的仿真需要用到仿真模型

EMC/EMI分析要了解所用到的元器件的电气特性,之后才能更好地具体模拟仿真。目前应用较多的有IBIS和SPICE模型。IBIS(I/O Buffer Interface Specification),即ANSI/EIA-656,是一种通过测量或电路仿真得到,基于V/I曲线的I/O缓冲器的快速而精确描述电气性能的模型。

1990年由INTEL牵头、联合数家著名的半导体厂商共同制定了IBIS V1.0的行业标准,经过不断的完善和发展,于1997年更新为IBIS V3.0。现在此标准已被NS、Motorola、TI、IDT、Xilinx、Siemens、Cypress、VLSI等数百家半导体厂商支持,同时Cadence、Mentor、Incases、Zuken-Redac等RDA公司在各自的软件中也添加了有关IBIS的功能模块。

IBIS文件是一种文本文件,是通过标准软件格式生成的"行为"信息的描述,以说明IC的模拟电气特性。IC的SPICE模型是各半导体厂商的商业秘密,受到知识产权的保护,而IBIS模型是对用户完全开放的数据,所以设计者可以比较容易得到IBIS模型。当然,如果有SPICE模型,IBIS模型可以从SPICE模型来生成。目前,一般都可以从器件厂商那里拿到IBIS模型。

应用EMC/EMI仿真来提高PCB设计的质量

在PCB布局布线结束后,将GERBER文件做成电路板之前对电路设计进行EMC/EMI的分析和模拟仿真。同时依据实际电路的动态工作频率分析信号的强度、时延等特性。如果设计的PCB中含有与外部的接口,IC上外加了散热器或电路本身功耗大时,必须进一步进行电磁辐射的模拟仿真分析。对于高速电路有必要进行布线网络的传输线分布参数分析。

EDA开发厂商也渐渐意识到用户在EMC/EMI模拟仿真领域的需求,德国的INCASES公司为设计者提供了EMC/EMI模拟仿真分析的软件包EMC-WORKBENCH,成为该行业的领袖并多次主持了IEEE在EMC/EMI方面的研讨会。EMC-WORKBENCH能够满足电路设计者在电磁兼容方面的迫切需求,改进了PCB设计的流程,简化后期硬件调试中许多繁杂的工作。

同时,IC内部也要充分考虑到EMC/EMI的问题。目前,大部分芯片厂商都会处理好IC内部的EMC/EMI的问题。但广大的设计者也应当留意芯片中可能存在的问题,同时将EMC/EMI的解决在板极上做到极致。

电子工程师们可以利用仿真工具,并有效综合设计经验,可以更好地提高产品的质量和产品的可靠性。

文章来源于网络,版权归原作者所有。

围观 23

在高速电路板设计过程中,电磁兼容性设计是一个重点,也是难点。本文从层数设计和层的布局两方面论述了如何减少耦合源传播途径等方面减少传导耦合与辐射耦合所引起的电磁干扰,提高电磁兼容性。

1 、绪论

电子产品很多可靠性和稳定性的问题是有电磁兼容性设计不过关所导致的。常见的问题有信号的失真,信号噪音过大,工作过程中信号不稳定,系统容易死机,系统易受环境干扰,抗干扰能力差等。电磁兼容性设计是一项相当复杂的技术,设计到电磁学等方面的知识。本文从层设计和层布局方面论述一些经验性的技巧,给电子工程师提供一些参考。

2 、层数的配置

PCB板的层主要有電源层、地层和信号层,层数就是各个层数量的总和。在设计过程中,第一步是对所有的源和地,以及各种信号进行统筹和分类,在分类的基础进行部署和设计。一般情况下不同的电源要分不同的层,不同的地也要有相应的地平面。各种特殊信号,如时钟高、频信号等需要单独设计层,而且需要增加地平面,对特殊信号进行屏蔽,以提高电磁兼容性。当让成本也是要考虑的因素之一,在设计过程中要在系统的电磁兼容性和成本之间找到一个平衡点。

电源层的设计首先要考虑的是电源的类型和数量。如果是只有一个电源供电,可以考虑单一电源层。在对电源要求高的情况下也可以有多个电源层对不同层的器件供电。如果是有多个电源,可以考虑设计多个电源层,也可以在同一电源层对不同的电源进行分割。分割的前提是电源之间没有交叉,如果有交叉,则必须设计多个电源层。

信号层层数的设计要考虑到所有信号的特性。特殊信号的分层,屏蔽是要有限考虑的问题。一般情况下是先用设计软件进行设计,然后根据具体细节进行修改。信号密度和特殊信号的完整性都必须是层数设计必须考虑的问题。对于特殊信息,在必要的情况下一定要设计地平面层作为屏蔽层。

在通常情况下,如果不是纯粹考虑成本,不建议设计单面板或双面板。因为单面板和双面板虽然加工简单成本低,但是在信号密度比较高和信号结构比较复杂的情况下,比如高速数字电路或者模数混合电路,由于单面板没有专门的参考地线层,使得回路面积增大,辐射增强。由于缺乏有效的屏蔽,系统的抗干扰能力也降低。

3、 PCB板层的布局设计

在确定完信号和层之后,各个层的布局也是需要科学设计的。PCB板设计中层的布局设计遵循如下原则:

(1)将电源层平面与相应的地平面相邻。这样设计的目的是形成耦合电容,并与PCB板上的去耦电容共同作用,降低电源平面的阻抗,同时获得较宽的滤波效果。

(2)参考层的选择非常重要,从理论上电源层和地层平面都能作为参考层,但是地平面层一般可以接地,这样屏蔽效果要比电源层好很多,所以一般情况下优先选择地平面作为参考平面。

(3)相邻两层的关键信号不能跨分割区。否则会形成较大的信号环路,产生较强的辐射和耦合。

(4)要保持地平面的完整性,不能在地平面走线,如果信号线密度实在太大,可以考虑在电源层的边缘走线。

(5)在高速信号,试中信号,高频信号等关键信号的下面设计地线层,这样信号环路的路径最短,辐射最小。

(6)高速电路设计过程中必须考虑如何处理电源的辐射和对整个系统的干扰。一般情况下要使电源层平面的面积小于地平面的面积,这样地平面可以对电源起屏蔽作用。一般要求电源平面比地平面缩进2倍的介质厚度。如果要减小电源层的缩进,就要使介质的厚度尽量小。

在多层印制板的布局设计中要遵循的一般原则:

(1)电源层平面应靠近接地平面,并且设计在接地平面之下。

(2)布线层应设计与整块金属平面相邻。

(3) 数字信号和模拟信号要有隔离设计,首先要避免数字信号和模拟信号在同一个层,如果避免不了,可以采用模拟信号和数字信号分区域布线,用开槽等方式将模拟信号区和数字信号区隔离。对模拟电源和数字电源也一样。尤其是数字电源,辐射非常大,一定要隔离并屏蔽。

(4)在中间层的印制线条形成平面波导,在表面层形成微带线,两者传输特性不同。

(5)时钟电路和高频电路是主要的干扰和辐射源,一定要单独安排、远离敏感电路。

(6)不同层所含的杂散电流和高频辐射电流不同,布线时,不能同等看待。

4 、结语

通过层数设计和层的布局可以大大地提高PCB板的电磁兼容性。层数设计主要要考虑电源层和地线层、高频信号、特殊信号、敏感信号。层的布局主要要考虑各种耦合、地线及电源线布局、时钟及高速信号布局、模拟信号与数字信息布局。

来源:电磁兼容之家

围观 12

一、PCB板表面处理:
抗氧化,喷锡,无铅喷锡,沉金,沉锡,沉银,镀硬金,全板镀金,金手指,镍钯金 OSP: 成本较底,可焊性好,存储条件苛刻,时间短,环保工艺、焊接好 、平整 。

喷锡:喷锡板一般为多层(4-46层)高精密度PCB样板,已被国内多家大型通讯、计算机、医疗设备及航空航天企业和研究单位都可以用到,金手指(connecting finger)是内存条上与内存插槽之间的连接部件,所有的信号都是通过金手指进行传送的。

金手指由众多金黄色的导电触片组成,因其表面镀金而且导电触片排列如手指状,所以称为“金手指”。

金手指实际上是在覆铜板上通过特殊工艺再覆上一层金,因为金的抗氧化性极强,而且传导性也很强。

不过因为金昂贵的价格,目前较多的内存都采用镀锡来代替,从上个世纪90年代开始锡材料就开始普及,目前主板、内存和显卡等设备的“金手指”几乎都是采用的锡材料,只有部分高性能服务器/工作站的配件接触点才会继续采用镀金的做法,价格自然不菲的。

二、为什么要用镀金板

随着IC的集成度越来越高,IC脚也越多越密。而垂直喷锡工艺很难将成细的焊盘吹平整,这就给SMT的贴装带来了难度;另外喷锡板的待用寿命(shelf life)很短。

而镀金板正好解决了这些问题:

1、对于表面贴装工艺,尤其对于0603及0402 超小型表贴,因为焊盘平整度直接关系到锡膏印制工序的质量,对后面的再流焊接质量起到决定性影响,所以,整板镀金在高密度和超小型表贴工艺中时常见到。

2、在试制阶段,受元件采购等因素的影响往往不是板子来了马上就焊,而是经常要等上几个星期甚至个把月才用,镀金板的待用寿命(shelf life)比铅锡合金长很多倍,所以大家都乐意采用。

再说镀金PCB在度样阶段的成本与铅锡合金板相比相差无几。

但随着布线越来越密,线宽、间距已经到了3-4MIL。

因此带来了金丝短路的问题:随着信号的频率越来越高,因趋肤效应造成信号在多镀层中传输的情况对信号质量的影响越明显。

趋肤效应是指:高频的交流电,电流将趋向集中在导线的表面流动。根据计算,趋肤深度与频率有关。

为解决镀金板的以上问题,采用沉金板的PCB主要有以下特点:

1、因沉金与镀金所形成的晶体结构不一样,沉金会呈金黄色较镀金来说更黄,客户更满意。

2、沉金较镀金来说更容易焊接,不会造成焊接不良,引起客户投诉。

3、因沉金板只有焊盘上有镍金,趋肤效应中信号的传输是在铜层不会对信号有影响。

4、因沉金较镀金来说晶体结构更致密,不易产成氧化。

5、因沉金板只有焊盘上有镍金,所以不会产成金丝造成微短。

6、因沉金板只有焊盘上有镍金,所以线路上的阻焊与铜层的结合更牢固。

7、工程在作补偿时不会对间距产生影响。

8、因沉金与镀金所形成的晶体结构不一样,其沉金板的应力更易控制,对有邦定的产品而言,更有利于邦定的加工。同时也正因为沉金比镀金软,所以沉金板做金手指不耐磨。

9、沉金板的平整性与待用寿命与镀金板一样好。

对于镀金 工艺来讲,其上锡的效果上大打折扣的, 而沉金的上锡效果是比较好一点的;除非厂家要求的是绑定,不然现在大部分厂家会选择沉金 工艺

一般常见的情况下PCB表面处理为以下几种:

镀金(电镀金,沉金),镀银,OSP,喷锡(有铅和无铅)。

这几种主要是针对FR-4或CEM-3等板材来说的,纸基料还有涂松香的表面处理方式;上锡不良(吃锡不良)这块如果排除了锡膏等贴片厂家生产及物料工艺方面的原因来说。

这里只针对PCB问题说,有以下几种原因:

1、在PCB印刷时,PAN位上是否有渗油膜面,它可以阻挡上锡的效果;这可以做漂锡试验来验证。

2、PAN位的润位上否符合设计要求,也就是焊盘设计时是否能足够保证零件的支持作用。

3、焊盘有没有受到污染,这可以用离子污染测试得出结果;以上三点基本上是PCB厂家考虑的重点方面。

关于表面处理的几种方式的优缺点,是各有各的长处和短处!

镀金方面,它可以使PCB存放的时间较长,而且受外界的环境温湿度变化较小(相对其它表面处理而 言),一般可保存一年左右时间;喷锡表面处理其次,OSP再次,这两种表面处理在环境温湿度的存放时间要注意许多。

一般情况下,沉银表面处理有点不同,价格也高,保存条件更苛刻,需要用无硫纸包装处理!并且保存时间在三个月左右! 在上锡效果方面来说,沉金, OSP,喷锡等其实是差不多的,厂家主要是考虑性价比方面!

来源:EDA365电子论坛

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PCB板设计工艺十大缺陷总结

demi的头像

1. 加工层次定义不明确;2. 大面积铜箔距外框距离太近;3. 用填充块画焊盘;4. 电地层又是花焊盘又是连线;5. 字符乱放;6. 表面贴装器件焊盘太短;7. 单面焊盘孔径设置;8. 焊盘重叠;9. 设计中填充块太多或填充块用极细线填充;10. 图形层滥用

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