功率mos管为何会被烧毁？
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MOS管
MOS管为什么会被静电击穿？gs电阻可保护MOS？
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常用的MOS管和IGBT有什么区别呢？对比如下：
1. 简介
MOS管中文名金属氧化物半导体绝缘栅场效应管。其输入阻抗高、开关速度快、热稳定性、电压控制电流等特性。常用MOS管生产厂家有东芝，富士，IR，仙童，英飞凌等。
IGBT中文名绝缘栅双极型场效应晶体管。是MOS管与晶体三极管的组合，MOS是作为输入管，而晶体三极管作为输出管。因此两者组合后即得到了MOS管的优点又获得了晶体三极管的优点。常用IGBT管生产厂家有东芝，富士，仙童，英飞凌等。
2. 外观
NPN型IGBT和N沟道增强型MOS管外形看起来是差不多的，如下图：G-G，C-D，E-S位置相对应。
3. 体二极管
体二极管是封装在管子内部的，也叫寄生二极管或续流二极管。
MOS管和IGBT内部一般都有体二极管。具体需要查看规格书。
关于体二极管的作用，有两种解释：
A、MOS管的体二极管，作用是防止VDD过压的情况下烧坏管子，因为在过压对管子造成破坏之前，二极管先反向击穿，将大电流直接到地，从而避免管子被烧坏。
B、防止MOS管的源极和漏极反接时烧坏MOS管，也可以在电路有反向感生电压时，为反向感生电压提供通路，避免反向感生电压击穿MOS管。
4. 导通电阻
MOS管存在导通电阻高的缺点，因此在高压大电流场合功耗较大；
IGBT实际就是MOS管和晶体管三极管的组合，但IGBT克服了这一缺点，在高压时仍具有较低的导通电阻，因此较大功率场合下表现较好。
5. 开关频率
MOS管的高频特性好，可以工作频率可以达到几百kHz、上MHz；
IGBT存在关断拖尾时间，由于关断拖尾时间长，死区时间也要加长，从而会影响开关频率，适用于频率较低的场合。目前IGBT硬开关速度可以到100KHZ,那已经是不错了。
6. 适用场合
MOS管适用于开关频率高和较小输出功率的场合；
IGBT适用于开关频率低和大功率输出的场合。
来源：硬件笔记本
MOSFET的击穿有哪几种？
Source、Drain、Gate，场效应管的三极：源级S 漏级D 栅级G，（这里不讲栅极GOX击穿了啊，只针对漏极电压击穿）。
先讲测试条件，都是源栅衬底都是接地，然后扫描漏极电压，直至Drain端电流达到1uA。所以从器件结构上看，它的漏电通道有三条：Drain到source、Drain到Bulk、Drain到Gate。
1 Drain→Source穿通击穿
这个主要是Drain加反偏电压后，使得Drain/Bulk的PN结耗尽区延展，当耗尽区碰到Source的时候，那源漏之间就不需要开启就形成了 通路，所以叫做穿通（punch through）。那如何防止穿通呢？这就要回到二极管反偏特性了，耗尽区宽度除了与电压有关，还与两边的掺杂浓度有关，浓度越高可以抑制耗尽区宽度延 展，所以flow里面有个防穿通注入（APT： AnTI Punch Through），记住它要打和well同type的specis。当然实际遇到WAT的BV跑了而且确定是从Source端走了，可能还要看是否 PolyCD或者Spacer宽度，或者LDD_IMP问题了，那如何排除呢？这就要看你是否NMOS和PMOS都跑了？POLY CD可以通过Poly相关的WAT来验证。
对于穿通击穿，有以下一些特征：
（1）穿通击穿的击穿点软，击穿过程中，电流有逐步增大的特征，这是因为耗尽层扩展较宽，产生电流较大。另一方面，耗尽层展宽大容易发生DIBL效应，使源衬底结正偏出现电流逐步增大的特征。
（2）穿通击穿的软击穿点发生在源漏的耗尽层相接时，此时源端的载流子注入到耗尽层中，被耗尽层中的电场加速达到漏端，因此，穿通击穿的电流也有急剧增大点，这个电流的急剧增大和雪崩击穿时电流急剧增大不同，这时的电流相当于源衬底PN结正向导通时的电流，而雪崩击穿时的电流主要为PN结反向击穿时的雪崩电流，如不作限流，雪崩击穿的电流要大。
（3）穿通击穿一般不会出现破坏性击穿。因为穿通击穿场强没有达到雪崩击穿的场强，不会产生大量电子空穴对。
（4）穿通击穿一般发生在沟道体内，沟道表面不容易发生穿通，这主要是由于沟道注入使表面浓度比浓度大造成，所以，对NMOS管一般都有防穿通注入。
（5）一般的，鸟嘴边缘的浓度比沟道中间浓度大，所以穿通击穿一般发生在沟道中间。
（6）多晶栅长度对穿通击穿是有影响的，随着栅长度增加，击穿增大。而对雪崩击穿，严格来说也有影响，但是没有那么显著。
2 Drain→Bulk雪崩击穿
这就单纯是PN结雪崩击穿了（**alanche Breakdown），主要是漏极反偏电压下使得PN结耗尽区展宽，则反偏电场加在了PN结反偏上面，使得电子加速撞击晶格产生新的电子空穴对 （Electron-Hole pair），然后电子继续撞击，如此雪崩倍增下去导致击穿，所以这种击穿的电流几乎快速增大，I-V curve几乎垂直上去，很容烧毁的。（这点和源漏穿通击穿不一样）
那如何改善这个juncTIon BV呢？所以主要还是从PN结本身特性讲起，肯定要降低耗尽区电场，防止碰撞产生电子空穴对，降低电压肯定不行，那就只能增加耗尽区宽度了，所以要改变 doping profile了，这就是为什么突变结（Abrupt juncTIon）的击穿电压比缓变结（Graded JuncTIon）的低。这就是学以致用，别人云亦云啊。
当然除了doping profile，还有就是doping浓度，浓度越大，耗尽区宽度越窄，所以电场强度越强，那肯定就降低击穿电压了。而且还有个规律是击穿电压通常是由低 浓度的那边浓度影响更大，因为那边的耗尽区宽度大。公式是BV=K*（1/Na+1/Nb），从公式里也可以看出Na和Nb浓度如果差10倍，几乎其中一 个就可以忽略了。那实际的process如果发现BV变小，并且确认是从junction走的，那好好查查你的Source/Drain implant了。
3 Drain→Gate击穿
这个主要是Drain和Gate之间的Overlap导致的栅极氧化层击穿，这个有点类似GOX击穿了，当然它更像 Poly finger的GOX击穿了，所以他可能更care poly profile以及sidewall damage了。当然这个Overlap还有个问题就是GIDL，这个也会贡献Leakage使得BV降低。
上面讲的就是MOSFET的击穿的三个通道，通常BV的case以前两种居多，都是Off-state下的击穿，也就是Gate为0V的时候，但是有的时候Gate开启下Drain加电压过高也会导致击穿的，我们称之为 On-state击穿。这种情况尤其喜欢发生在Gate较低电压时，或者管子刚刚开启时，而且几乎都是NMOS。所以我们通常WAT也会测试BVON。
不要以为很奇怪，但是测试condition一定要注意，Gate不是随便加电压的哦，必须是Vt附近的电压，Vg越低时on-state击穿越低。
有可能是Snap-back导致的，只是测试机台limitation无法测试出标准的snap-back曲线。另外也有可能是开启瞬间电流密度太大，导致大量电子在PN结附近被耗尽区电场加速撞击。
来源：askFAE
第一部分 最大额定参数
最大额定参数，所有数值取得条件(Ta=25℃)
VDSS 最大漏-源电压
在栅源短接，漏-源额定电压(VDSS)是指漏-源未发生雪崩击穿前所能施加的最大电压。根据温度的不同，实际雪崩击穿电压可能低于额定VDSS。关于V(BR)DSS的详细描述请参见静电学特性.
VGS 最大栅源电压
VGS额定电压是栅源两极间可以施加的最大电压。设定该额定电压的主要目的是防止电压过高导致的栅氧化层损伤。实际栅氧化层可承受的电压远高于额定电压，但是会随制造工艺的不同而改变，因此保持VGS在额定电压以内可以保证应用的可靠性。
ID - 连续漏电流
ID定义为芯片在最大额定结温TJ(max)下，管表面温度在25℃或者更高温度下，可允许的最大连续直流电流。该参数为结与管壳之间额定热阻RθJC和管壳温度的函数：
ID中并不包含开关损耗，并且实际使用时保持管表面温度在25℃（Tcase）也很难。因此，硬开关应用中实际开关电流通常小于ID 额定值@ TC = 25℃的一半，通常在1/3～1/4。补充，如果采用热阻JA的话可以估算出特定温度下的ID，这个值更有现实意义。
IDM -脉冲漏极电流
该参数反映了器件可以处理的脉冲电流的高低，脉冲电流要远高于连续的直流电流。定义IDM的目的在于：线的欧姆区。对于一定的栅-源电压，MOSFET导通后，存在最大的漏极电流。如图所示，对于给定的一个栅-源电压，如果工作点位于线性区域内，漏极电流的增大会提高漏-源电压，由此增大导通损耗。长时间工作在大功率之下，将导致器件失效。因此，在典型栅极驱动电压下，需要将额定IDM设定在区域之下。区域的分界点在Vgs和曲线相交点。
因此需要设定电流密度上限，防止芯片温度过高而烧毁。这本质上是为了防止过高电流流经封装引线，因为在某些情况下，整个芯片上最“薄弱的连接”不是芯片，而是封装引线。
考虑到热效应对于IDM的限制，温度的升高依赖于脉冲宽度，脉冲间的时间间隔，散热状况，RDS(on)以及脉冲电流的波形和幅度。单纯满足脉冲电流不超出IDM上限并不能保证结温不超过最大允许值。可以参考热性能与机械性能中关于瞬时热阻的讨论，来估计脉冲电流下结温的情况。
PD -容许沟道总功耗
容许沟道总功耗标定了器件可以消散的最大功耗，可以表示为最大结温和管壳温度为25℃时热阻的函数。
TJ, TSTG-工作温度和存储环境温度的范围
这两个参数标定了器件工作和存储环境所允许的结温区间。设定这样的温度范围是为了满足器件最短工作寿命的要求。如果确保器件工作在这个温度区间内，将极大地延长其工作寿命。
EAS-单脉冲雪崩击穿能量
如果电压过冲值(通常由于漏电流和杂散电感造成)未超过击穿电压，则器件不会发生雪崩击穿，因此也就不需要消散雪崩击穿的能力。雪崩击穿能量标定了器件可以容忍的瞬时过冲电压的安全值，其依赖于雪崩击穿需要消散的能量。
定义额定雪崩击穿能量的器件通常也会定义额定EAS。额定雪崩击穿能量与额定UIS具有相似的意义。EAS标定了器件可以安全吸收反向雪崩击穿能量的高低。
L是电感值，iD为电感上流过的电流峰值，其会突然转换为测量器件的漏极电流。电感上产生的电压超过MOSFET击穿电压后，将导致雪崩击穿。雪崩击穿发生时，即使 MOSFET处于关断状态，电感上的电流同样会流过MOSFET器件。电感上所储存的能量与杂散电感上存储，由MOSFET消散的能量类似。
MOSFET并联后，不同器件之间的击穿电压很难完全相同。通常情况是：某个器件率先发生雪崩击穿，随后所有的雪崩击穿电流(能量)都从该器件流过。
EAR -重复雪崩能量
重复雪崩能量已经成为“工业标准”，但是在没有设定频率，其它损耗以及冷却量的情况下，该参数没有任何意义。散热(冷却)状况经常制约着重复雪崩能量。对于雪崩击穿所产生的能量高低也很难预测。
额定EAR的真实意义在于标定了器件所能承受的反复雪崩击穿能量。该定义的前提条件是：不对频率做任何限制，从而器件不会过热，这对于任何可能发生雪崩击穿的器件都是现实的。在验证器件设计的过程中，最好可以测量处于工作状态的器件或者热沉的温度，来观察MOSFET器件是否存在过热情况，特别是对于可能发生雪崩击穿的器件。
IAR - 雪崩击穿电流
对于某些器件，雪崩击穿过程中芯片上电流集边的倾向要求对雪崩电流IAR进行限制。这样，雪崩电流变成雪崩击穿能量规格的“精细阐述”；其揭示了器件真正的能力。
第二部分 静态电特性
V(BR)DSS：漏-源击穿电压(破坏电压)
V(BR)DSS（有时候叫做VBDSS）是指在特定的温度和栅源短接情况下，流过漏极电流达到一个特定值时的漏源电压。这种情况下的漏源电压为雪崩击穿电压。
V(BR)DSS是正温度系数，温度低时V(BR)DSS小于25℃时的漏源电压的最大额定值。在-50℃, V(BR)DSS大约是25℃时最大漏源额定电压的90%。
VGS(th)，VGS(off)：阈值电压
VGS(th)是指加的栅源电压能使漏极开始有电流，或关断MOSFET时电流消失时的电压，测试的条件（漏极电流，漏源电压，结温）也是有规格的。正常情况下，所有的MOS栅极器件的阈值电压都会有所不同。因此，VGS(th)的变化范围是规定好的。VGS(th)是负温度系数，当温度上升时，MOSFET将会在比较低的栅源电压下开启。
RDS(on)：导通电阻
RDS(on)是指在特定的漏电流（通常为ID电流的一半）、栅源电压和25℃的情况下测得的漏-源电阻。
IDSS：零栅压漏极电流
IDSS是指在当栅源电压为零时，在特定的漏源电压下的漏源之间泄漏电流。既然泄漏电流随着温度的增加而增大，IDSS在室温和高温下都有规定。漏电流造成的功耗可以用IDSS乘以漏源之间的电压计算，通常这部分功耗可以忽略不计。
IGSS ―栅源漏电流
IGSS是指在特定的栅源电压情况下流过栅极的漏电流。
第三部分 动态电特性
Ciss ：输入电容
将漏源短接，用交流信号测得的栅极和源极之间的电容就是输入电容。Ciss是由栅漏电容Cgd和栅源电容Cgs并联而成，或者Ciss = Cgs +Cgd。当输入电容充电致阈值电压时器件才能开启，放电致一定值时器件才可以关断。因此驱动电路和Ciss对器件的开启和关断延时有着直接的影响。
Coss ：输出电容
将栅源短接，用交流信号测得的漏极和源极之间的电容就是输出电容。Coss是由漏源电容Cds和栅漏电容Cgd并联而成，或者Coss = Cds +Cgd对于软开关的应用，Coss非常重要，因为它可能引起电路的谐振
Crss ：反向传输电容
在源极接地的情况下，测得的漏极和栅极之间的电容为反向传输电容。反向传输电容等同于栅漏电容。Cres =Cgd，反向传输电容也常叫做米勒电容，对于开关的上升和下降时间来说是其中一个重要的参数，他还影响这关断延时时间。电容随着漏源电压的增加而减小，尤其是输出电容和反向传输电容。
Qgs, Qgd, 和 Qg ：栅电荷
栅电荷值反应存储在端子间电容上的电荷，既然开关的瞬间，电容上的电荷随电压的变化而变化，所以设计栅驱动电路时经常要考虑栅电荷的影响。
Qgs从0电荷开始到第一个拐点处，Qgd是从第一个拐点到第二个拐点之间部分（也叫做“米勒”电荷），Qg是从0点到VGS等于一个特定的驱动电压的部分。
漏电流和漏源电压的变化对栅电荷值影响比较小，而且栅电荷不随温度的变化。测试条件是规定好的。栅电荷的曲线图体现在数据表中，包括固定漏电流和变化漏源电压情况下所对应的栅电荷变化曲线。在图中平台电压VGS(pl)随着电流的增大增加的比较小（随着电流的降低也会降低）。平台电压也正比于阈值电压，所以不同的阈值电压将会产生不同的平台电压。
下面这个图更加详细，应用一下：
td(on) ：导通延时时间
导通延时时间是从当栅源电压上升到10%栅驱动电压时到漏电流升到规定电流的10%时所经历的时间。
td(off) ：关断延时时间
关断延时时间是从当栅源电压下降到90%栅驱动电压时到漏电流降至规定电流的90%时所经历的时间。这显示电流传输到负载之前所经历的延迟。
tr ：上升时间
上升时间是漏极电流从10%上升到90%所经历的时间。
tf ：下降时间
下降时间是漏极电流从90%下降到10%所经历的时间。
来源：电源研发精英圈
1. 概述
电源的输入部分，为了防止误操作，将电源的正负极接反，对电路造成损坏，一般会对其进行防护，如采用保险丝，二极管，MOS管等方式，这里就稍微做一下梳理总结。
2. 方式介绍
2.1 二极管防反接
采用二极管进行保护，电路简单，成本低，占用空间小。但是二极管的PN结在导通时，存在一个 <= 0.7V的压降，对电路造成不必要的损耗，比如对电池供电的系统，电流较大的电路都会造成比较明显的影响（电路中，功耗，发热都是不可忽略的问题）。
2.2 保险丝防护
很多常见的电子产品，拆开之后都可以看到电源部分加了保险丝，在电源接反，电路中存在短路的时候由于大电流，进而将保险丝熔断，起到保护电路的作用，但这种方式修理更换比较麻烦。
2.3 MOS管防护
MOS管因工艺提升，自身性质等因素，其导通内阻技校，很多都是毫欧级，甚至更小，这样对电路的压降，功耗造成的损失特别小，甚至可以忽略不计，所以选择MOS管对电路进行保护是比较推荐的方式。
2.3.1 NMOS防护
如下图：上电瞬间，MOS管的寄生二极管导通，系统形成回路，源极S的电位大约为0.6V，而栅极G的电位为Vbat，MOS管的开启电压极为：Ugs = Vbat - Vs，栅极表现为高电平，NMOS的ds导通，寄生二极管被短路，系统通过NMOS的ds接入形成回路。
若电源接反，NMOS的导通电压为0，NMOS截止，寄生二极管反接，电路是断开的，从而形成保护。
2.3.2 PMOS防护
如下图：上电瞬间，MOS管的寄生二极管导通，系统形成回路，源极S的电位大约为Vbat-0.6V，而栅极G的电位为0，MOS管的开启电压极为：Ugs = 0 -（Vbat-0.6），栅极表现为低电平，PMOS的ds导通，寄生二极管被短路，系统通过PMOS的ds接入形成回路。
若电源接反，PMOS的导通电压大于0，PMOS截止，寄生二极管反接，电路是断开的，从而形成保护。
注：NMOS管将ds串到负极，PMOS管ds串到正极，寄生二极管方向朝向正确连接的电流方向；
MOS管的D极和S极的接入：通常使用N沟道的MOS管时，一般是电流由D极进入而从S极流出，PMOS则S进D出，应用在这个电路中时则正好相反，通过寄生二极管的导通来满足MOS管导通的电压条件。MOS管只要在G和S极之间建立一个合适的电压就会完全导通。导通之后D和S之间就像是一个开关闭合了，电流是从D到S或S到D都一样的电阻。
实际应用中，G极一般串接一个电阻，为了防止MOS管被击穿，也可以加上稳压二极管。并联在分压电阻上的电容，有一个软启动的作用。在电流开始流过的瞬间，电容充电，G极的电压逐步建立起来。
对于PMOS，相比NOMS导通需要Vgs大于阈值电压，由于其开启电压可以为0，DS之间的压差不大，比NMOS更具有优势。
USB与电池切换设计：
当USB供电时，PMOS截止，通过二极管输入系统；当电池供电时，PMOS导通，下拉电阻的作用是将栅极电位稳定的拉低，确保PMOS正常开启，防止栅极高阻抗带来的隐患。
通过MCU的IO控制输入—>输出：
R3确保栅极电流不至于太大，R2上拉，截止PMOS，IO输出控制时，稳定为低，开启PMOS。
参考：
1.MOS管防止电源反接的一些总结
2.关于直流电防接反电路的总结
3.TI参考设计
4.PMOS开关管的选择与电路图
本文转自：https://blog.csdn.net/wwt18811707971/article/details/80232617
作者：霁风AI，转载此文目的在于传递更多信息，版权归原作者所有。
1. 为什么E-MOSFET的阈值电压随着半导体衬底掺杂浓度的提高而增大？而随着温度的升高而下降？
【答】E-MOSFET的阈值电压就是使半导体表面产生反型层（导电沟道）所需要加的栅极电压。对于n沟道E-MOSFET，当栅电压使得p型半导体表面能带向下弯曲到表面势ψs≥2ψB时，即可认为半导体表面强反型，因为这时反型层中的少数载流子（电子）浓度就等于体内的多数载流子浓度（～掺杂浓度）；这里的ψB是半导体Fermi势，即半导体禁带中央与Fermi能级之差。阈值电压VT包含有三个部分的电压（不考虑衬偏电压时）：栅氧化层上的电压降Vox；半导体表面附近的电压降2ΨB：抵消MOS系统中各种电荷影响的电压降——平带电压VF。
在阈值电压的表示式中，与掺杂浓度和温度有关的因素主要是半导体Fermi势ψB。当p型半导体衬底的掺杂浓度NA提高时，半导体Fermi能级趋向于价带顶变化，则半导体Fermi势ψB增大，从而就使得更加难以达到ψs≥2ψB的反型层产生条件，所以阈值电压增大。
当温度T升高时，半导体Fermi能级将趋向于禁带中央变化，则半导体Fermi势ψB减小，从而导致更加容易达到ψs≥2ψB的反型层产生条件，所以阈值电压降低。
2. 为什么E-MOSFET的源-漏电流在沟道夹断之后变得更大、并且是饱和的（即与源-漏电压无关）？
【答】E-MOSFET的沟道夹断是指栅极电压大于阈值电压、出现了沟道之后，源-漏电压使得沟道在漏极端夹断的一种状态。实际上，沟道在一端夹断并不等于完全没有沟道。当栅电压小于阈值电压时，则完全没有沟道，这是不导电的状态——截止状态。而沟道的夹断区由于是耗尽区，增加的源-漏电压也主要是降落在夹断区，则夹断区中存在很强的电场，只要有载流子到达夹断区的边缘，即可被电场拉过、从漏极输出，因此夹断区不但不阻止载流子通过，而相反地却能够很好地导电，所以有沟道、并且沟道在一端夹断的状态，是一种很好的导电状态，则沟道夹断之后的输出源-漏电流最大。
E-MOSFET的沟道在漏极端夹断以后，由于夹断区基本上是耗尽区，则再进一步增加的源-漏电压，即将主要是降落在夹断区，这就使得未被夹断的沟道——剩余沟道的长度基本上保持不变；而在沟道夹断之后的源-漏电流主要是决定于剩余沟道的长度，所以这时的源-漏电流也就基本上不随源-漏电压而变化——输出电流饱和。
3. 为什么短沟道E-MOSFET的饱和源-漏电流并不完全饱和？
【答】对于短沟道MOSFET，引起输出源-漏电流饱和的原因基本上有两种：一种是沟道夹断所导致的电流饱和；另一种是速度饱和所导致的电流饱和。
对于沟道夹断的饱和，因为夹断区的长度会随着其上电压的增大而有所增大，则使得剩余沟道的长度也将随着源-漏电压而减短，从而就会引起源-漏电流相应地随着源-漏电压而有所增大——输出电流不完全饱和。不过，这种电流不饱的程度与沟道长度有关：对于长沟道MOSFET，这种夹断区长度随源-漏电压的变化量，相对于整个沟道长度而言，可以忽略，所以这时沟道夹断之后的源-漏电流近似为“饱和”的；但是对于短沟道MOSFET，这种夹断区长度随源-漏电压的变化量，相对于整个沟道长度而言，不能忽略，所以沟道夹断之后的源-漏电流将会明显地随着源-漏电压的增大而增加——不饱和。
对于速度饱和所引起的电流饱和情况，一般说来，当电场很强、载流子速度饱和之后，再进一步增大源-漏电压，也不会使电流增大。因此，这时的饱和电流原则上是与源-漏电压无关的。
对于短沟道MOSFET，还有一个导致电流不饱和的重要原因，即所谓DIBL（漏极感应源端势垒降低）效应。因为源区与沟道之间总是存在一个高低结所造成的势垒，当源-漏电压越高，就将使得该势垒越低，则通过沟道的源-漏电流越大，因此输出电流不会饱和。
总之，导致短沟道MOSFET电流不饱和的因素主要有沟道长度调制效应和DIBL效应。
4. 为什么E-MOSFET的饱和源-漏电流与饱和电压之间具有平方的关系？
【答】增强型MOSFET（E-MOSFET）的饱和源-漏电流表示式为
饱和电压(VGS-VT)就是沟道夹断时的源-漏电压。在MOSFET的转移特性（IDsat～VGS）曲线上，E-MOSFET的饱和源-漏电流IDsat与饱和电压(VGS-VT)的关系即呈现为抛物线。导致出现这种平方关系的原因有二：
①沟道宽度越大，饱和源-漏电流越大，饱和电压也就越高；
②电流饱和就对应于沟道夹断，而夹断区即为耗尽层，其宽度与电压之间存在着平方根的关系，这就导致以上的平方结果。正因为MOSFET具有如此平方的电流-电压关系，所以常称其为平方率器件。
5. 为什么一般MOSFET的饱和源-漏电流具有负的温度系数？
【答】MOSFET的饱和源-漏电流可表示为
在此关系中，因为材料参数和器件结构参数均与温度的关系不大，则与温度有关的因素主要有二：阈值电压VT和载流子迁移率μn。
由于MOSFET的阈值电压VT具有负的温度系数，所以，随着温度的升高，就使得MOSFET的输出饱和源-漏电流随之增大，即导致电流具有正的温度系数。
而载流子迁移率μn，在室温附近一般将随着温度的升高而下降（主要是晶格振动散射起作用）：
式中To=300K，m=1.5～2.0。迁移率的这种温度特性即导致MOSFET的增益因子
也具有负的温度系数。从而，随着温度的升高，迁移率的下降就会导致MOSFET的输出源-漏电流减小，即电流具有负的温度系数。
综合以上阈值电压和载流子迁移率这两种因素的不同影响，则根据MOSFET饱和电流的表示式即可得知：
①当饱和电压(VGS-VT)较大（即VGS>>VT）时，阈值电压温度关系的影响可以忽略，则输出源-漏电流的温度特性将主要决定于载流子迁移率的温度关系，即具有负的温度系数（温度升高，IDS下降）；
②当饱和电压(VGS-VT)较小（即VGS～VT）时，则输出源-漏电流的温度特性将主要决定于阈值电压的温度关系，从而具有正的温度系数（温度升高，IDS也增大）。
而对于一般的MOSFET，为了获得较大的跨导，往往把饱和电压(VGS-VT)选取得较大，因此可以不考虑阈值电压的影响，于是饱和源-漏电流通常都具有负的温度系数。也因此，一般的MOSFET都具有一定的自我保护的功能，则可以把多个管芯直接并联起来，也不会出现因电流分配不均匀而引起的失效；利用这种并联管芯的办法即可方便地达到增大器件输出电流的目的（实际上，功率MOSFET就是采用这种措施来实现大电流的）。
6. 为什么MOSFET的饱和区跨导大于线性区的跨导？
【答】饱和区与线性区都是出现了沟道的状态，但是它们的根本差别就在于沟道是否被夹断。电压对沟道宽度的影响是：栅极电压将使沟道宽度均匀地发生变化，源-漏电压将使沟道宽度不均匀地发生变化（则会导致沟道首先在漏极端夹断）。
在线性区时，由于源-漏电压较低，则整个沟道的宽度从头到尾变化不大，这时栅极电压控制沟道导电的能力相对地较差一些，于是跨导较小。同时，随着源-漏电压的增大，沟道宽度的变化增大，使得漏端处的沟道宽度变小，则栅极电压控制沟道导电的能力增强，跨导增大。
而在饱和区时，源-漏电压较高，沟道夹断，即在漏极端处的沟道宽度为0，于是栅极电压控制沟道导电的能力很强（微小的栅极电压即可控制沟道的导通与截止），所以这时的跨导很大。因此，饱和区跨导大于线性区跨导。
可见，沟道越是接近夹断，栅极的控制能力就越强，则跨导也就越大；沟道完全夹断后，电流饱和，则跨导达到最大——饱和跨导。
7. 为什么MOSFET的饱和跨导一般与饱和电压成正比？但为什么有时又与饱和电压成反比？
【答】①在源-漏电压VDS一定时：由E-MOSFET的饱和电流IDsat对栅电压的微分，即可得到饱和跨导gmsat与饱和电压(VGS-VT)成正比：
这种正比关系的得来，是由于饱和电压越高，就意味着沟道越不容易夹断，则导电沟道厚度必然较大，因此在同样栅极电压下的输出源-漏电流就越大，从而跨导也就越大。
②在饱和电流IDsat一定时：饱和跨导gmsat却与饱和电压(VGS-VT)成反比：
这是由于饱和电压越高，就意味着沟道越难以夹断，则栅极的控制能力就越小，即跨导越小。
总之，在源-漏电压一定时，饱和跨导与饱和电压成正比，而在源-漏电流一定时，饱和跨导与饱和电压成反比。
这种相反的比例关系，在其他场合也存在着，例如功耗P与电阻R的关系：当电流一定时，功耗与电阻成正比（P=IV=I2R）；当电压一定时，功耗与电阻成反比（P=IV=V2/R）。
8. 为什么MOSFET的线性区源-漏电导等于饱和区的跨导（栅极跨导）？
【答】MOSFET的线性区源-漏电导gdlin和饱和区的栅极跨导gmsat，都是表征电压对沟道导电、即对源-漏电流控制能力大小的性能参数。
在线性区时，沟道未夹断，但源-漏电压将使沟道宽度不均匀；这时源-漏电压的变化，源-漏电导gdlin即表征着在沟道未夹断情况下、源-漏电压对源-漏电流的控制能力，这种控制就是通过沟道宽度发生不均匀变化而起作用的。
而饱和区的栅极跨导——饱和跨导gmsat是表征着在沟道夹断情况下、栅-源电压对源-漏电流的控制能力，这时剩余沟道的宽度已经是不均匀的，则这种控制也相当于是通过沟道宽度发生不均匀变化而起作用的，因此这时的栅极跨导就等效于线性区源-漏电导：
来源：电源网订阅号
为什么用于开关电源的开关管一般用MOS管而不是三极管
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