一、概述

在操作相关flash器件的时候，需要先发指令再读数据，或者先发指令再发地址再发dummy再读相关数据。而先楫的SPI控制器中，SPI传输包括了命令、地址和数据字段，提供了专用的寄存器来存储这些字段，不需要开发者自行去填充。本文使用hpm6200evk开发板，flash器件是华邦的W25Q64JV。使用hpm_sdk进行开发。

SPI四线模式，统称也就QSPI。

本文是作者在使用先楫的SPI调试flash器件的心得，仅仅作为参考。

二、开发流程

（一）外设引脚初始化

需要初始化下SPI时钟，由于SDK使用的是单线常规模式的SPI，所以引脚上我们还需要初始化IO2和IO3两个引脚。

（二）SPI模式初始化

华邦的W25Q64JV使用的SPI模式是mode0或者mode3。这里使用mode0。可以使用sdk的api接口spi_format_init进行初始化

（三）SPI频率

先楫的SPI SCLK可以达到80M，这里由于是杜邦线接的flash模块，波形会存在失真，使用该flash可以达到50M的QSPI速度。

使用SDK的spi_master_timing_init api接口进行SPI频率调整。

（四）指令操作（单线模式SPI操作）

1. 华邦相关flash都会有手册，这里使用了SDK的spi_transfer api接口封装了一个指令操作的API。下面根据这个api配合flash器件的手册命令进行说明。

比如使用90命令读取制造商设备ID的时候，使用单线模式，需要先发指令，再发两个dummy，之后就是读取。

那么使用spi_transfer赋值以下结构体

cmd_enable:使能命令段传输

addr_enable：使能地址段传输

addr_pahase_fmt：选择是单线模式还是四线模式传输地址

trans_mode：选择的传输模式，比如同时读写，仅写，仅读，写读，读写，写填充读，读填充写等

dmmy_cnt：填充的数量

依靠上述说明，可以使用单线模式，传输模式为填充再读。填充数量为2

通过波形查看，是没什么问题的。    

从以下可知，单线模式收发指令是没什么问题的。

（五）读写操作(四线模式QSPI操作)

这里举例读操作，读操作有好几条指令。这里举例使用Fast Read Quad I/O指令，也就是EBh指令。这里需要先发指令，再发地址(地址使用四线模式)，再发三个填充dummy，之后再读。

擦除指令，可写入指令跟以上类似，这里测试sector0的0页地址。

对0页的256字节进行1到256赋值，然后再读取，这时候会是0~255 0变化。查看波形可以知道，读写正常。

三、总结

先楫的spi外设支持常规单线single spi，双线dual spi，四线quad spi。有着专用的操作flash的寄存器。极大方便开发相关flash器件。

以上内容来自先楫开发者的原创分享。

概 述

在进行电机类、电源类应用开发时，如何使用PWM定时器模块灵活、高效的实现所需 PWM波形的输出，是众多开发者关注的问题。先楫半导体已发布的HPM6000系列芯片上，均带有PWM定时器模块。与普通定时器产生的PWM相比，其产生的PWM可方便的配置为互补PWM对，并带有强制输出、死区插入、故障封锁、影子寄存器等功能。 

本文将简单介绍PWM定时器模块内的一些概念，以图文的形式帮助开发者理解PWM定时器模块的运行方式。然后辅以大量代码实例，介绍了如何生成普通 PWM、互补 PWM、同步 PWM、错相 PWM，以及PWM如何使用ACMP封波。帮助广大开发者更好地使用 PWM 定时器模块实现自己所需的功能。

PWM 模块

关于先楫半导体HPM6000系列 PWM 模块的详细功能，请参考先楫半导体官方网站发布的 UM 手册。

多核的微控制器(MCU)向来是设计上的一大挑战，尤其是多核异构的设计。而MCU双核作为其中的精简版本，凭借其超强的处理性能和便捷开发的特性，很快受到业界的好评。先楫半导体先后推出了几款高性能MCU双核产品，集成 2 个 RISC-V 处理器，其中HPM6700系列两个核的最高主频都可以达到816MHz。本文通过对先楫HPM6000系列双核的使用方法、工程编译与调试、双核通信方式和资源分配等内容的介绍，全方位给大家介绍双核的使用和操作，让大家轻松玩转双核，完成更多的片上系统功能开发。

接下来，让我们看一看HPM6000系列双核MCU是如何玩转起来的吧~

双核简介

HPM6000系列的双核配置，均集成 2 个 RISC-V 处理器，双核采用主从结构。CPU0 和 CPU1 采用相同配置，如下:

● 支持相同指令集

● 相同容量的 L1 指令和数据缓存

– 32KB L1 I-Cache，4-way，128x 64B cache line per way

– 32KB L1 D-cache，4-way，128x 64B cache line per way

● 相同容量的指令和数据本地存储器：256 KB ILM 和 256 KB DLM

CPU0 和 CPU1 采用相同的存储器映射，以下为例外：

●    CPU 自身的指令/数据本地存储器 ILM / DLM 为私有；

●    FGPIO 为私有

●    平台中断控制器 PLIC 为私有

●    软件中断控制器 PLICSW 为私有

●    机器定时器 MCHTMR 为私有

双核的三种使用方法推荐

不论是在RAM中运行，还是片上Flash运行，双核固件均是存储在Flash上。客户根据应用场景，选择在上电后将双核各自的镜像从Flash中装载到RAM中执行或者基于Flash片上执行。

根据应用场景，选择合适的运行方式，推荐以下几种：

方案一：Core0 加载到RAM运行，Core1加载到RAM运行

RAM区域可以是各自的ILM，也可以片上的SRAM，或者是SDRAM。当然，装载CODE的RAM区域各自都是独立的。此方案应用与双核固件均占用小，可完全装载到RAM中运行。

固件存储位置：Core0和Core1的固件均存放在Flash指定区域(Flash分区规划)。上电后，BootRom 从指定Flash区域装载Core0镜像到指定RAM运行（type:debug/release）,Core0运行后从指定Flash 区域装载Core1镜像到指定RAM，然后运行Core1。

方案二：Core0基于flash xip(flash片上执行)运行，Core1加载到RAM运行

此方案应用与Core0核固件占用大， Core1核固件占用小。通常将Core0用来做应用复杂交互，Core1用来做高实时性，高性能的触发逻辑。

固件存储位置：

1). Core0和Core1的固件各自存放在Flash的指定区域(Flash分区规划)。

• 优点：Core0和Core1可单独OTA。

• 缺点：需要维护两个固件BIN文件，并存放到各自的区域中。

2). Core1的固件以数组(只读区)镜像的方式存储在Core0的固件中，Core0固件存放在Flash指定区域；官方例程中使用此方案。

• 优点：     只维护一个固件。

• 缺点：Core0和Core1不可单独OTA。

方案三：Core0基于flash xip0(flash片上执行)运行，Core1基于flash xip1(flash 片上执行)运行

此方案应用与Core0核和Core1核固件均很大，双核均无法满足放到RAM中运行。

注意：由于双核均基于flash片上执行，如果使用同一个flash XPI，会出现并发访问Flash的情况导致未知异常发生；如果强制顺序访问，访问效率极低，严重拖垮CPU运行速率；故不建议两个核使用同一个flash XPI片上执行。建议使用XPI0和XPI1各自外挂一个FLASH，分别用于Core0 Flash xip0和Core1 Flash xip1。

固件存储位置：Core0和Core1的固件存储在各自外挂的Flash的指定区域中。

双核工程编译与调试

HPM双核是集成了两个RISC-V 处理器，是两个完全独立的CPU，故HPM双核工程是Core0工程和Core1工程两个独立的工程。因此HPM双核工程编译，其实是两个独立的单核工程的编译。用户只需要建立core0和core1的各自工程编译调试即可。

由于HPM-SDK例程中使用的是方案二，且Core1的固件以数组(只读区)镜像的方式存储在Core0的固件中，导致Core1工程为Core0工程的关联工程。因此在构建工程时，必须先构建生成Core0工程，作为关联工程Core1工程会自动生成。由于Core1的固件是Core0工程中的只读数组，故必须先编译Core1工程生成只读数组镜像后，再编译Core0工程。

如下构建编译调试双核hello world工程：

A. 构建工程

先构建生成Core0工程：

由于Core0是flash片上执行，故type选择：flash_sdram_xip或flash_xip

作为关联工程Core1工程会自动生成：

B. 编译工程

打开各自的工程(Core0通过GUI工具直接点击Open Project with IDE, Core1对应目录下双击打开工程)。

用SES编译各自的工程即可。

C. 工程调试

一、双核同时调试

基于OpenOCD调试 (FT2232/DAP-LINK等)。

为了达到Core0和Core1同时调试，基于OpenOCD调试在HPM-SDK例程中，对Core1的Debug做了如下限制：

1）Core1不启动GDB Server，连接Core0启动的GDB Server。当然使用不同的port来区分是Core0(Port:3333)还是Core1（Port:3334）。

2）Reset 和 Stop时，直接hart停止运行。

如下图：

因此，调试HPM-SDK双核例程，步骤如下：

步骤1：Core0的工程调试，和正常的单核调试相同，正常SES启动debug即可。

步骤2：Core1的工程调试，由于上述限制(为了双核同时调试)，必须先将Core0的工程Debug运行，然后在启动Core1的Debug仿真。

可在Core0 SES终端看到Core1 GDB connect信息：

基于Jlink 调试

基于Jlink调试，对Core0和Core1的Debug做如下修改：

1. Core0 修改Debug连接target为：J-Link

2. Core1修改Debug连接target为：J-Link

3. Core1修改Debug Device为：HPM6750xVMx_CPU1

4. 由于SES修改Device为CPU1(上一步骤修改)，联动修改ISA为：rv32i，导致编译等异常。故在Code Generation下改回ISA为：rv32imac。

5. 通常初始化时钟等外设在Core0中完成，故为了双核能同时调试，需先运行Core0 Debug至完成时钟等外设初始化后，方可Core1 Debug运行。

二、双核单独调试

基于 OpenOCD 调试

如果只用来单独调试Core1(Core0的单独调试不做任何修改即可)，可修改Core1的Debug配置，如下：

Auto Start GDB Server: Yes

Reset and Stop Command: reset halt

修改后， 可直接启动Core1 Debug运行。

注意：由于CPU0,CPU1主从架构，通常外设等时钟初始化会在Core0中完成。如果是单独调试Core1，为了确保程序能正常运行，需在Core1工程中初始化时钟等外设。如下：

基于 Jlink 调试

单独调试Core1 (Core0的单独调试不做任何修改即可)，JLink修改同双核JLink修改一致（可参考上方介绍的内容）。

同样为了确保Core1能正常运行，需在Core1工程中初始化时钟等外设。

下一篇，我们将会给各位小伙伴们介绍双核的通信方式、资源分配和双核应用eRPC架构，敬请期待。

概 述

作为高性能、低功耗的嵌入式MCU产品，先楫半导体的HPM6000 系列产品广泛应用于多个领域。在嵌入式系统的开发中，Bootloader 常常是开发者可能会遇到的第一个技术难点。应用程序运行环境能否正确构建，内核能否启动成功，都取决于Bootloader 能否正确工作。一个功能完善的嵌入式系统，还需要Bootloader 能够实现系统OTA更新升级的能力，即除了usb烧录、串口烧录等方式外，还预留给客户通过以太网等方式实现快捷固件升级的窗口。

本文以HPM6450为例，基于HPM6000 系列产品嵌入式系统的硬件平台和RT—thread 软件平台，描述系统引导程序Bootloader 的设计思路，阐述了设计时需要考量的因素和遇到的技术难点及操作，希望能给大家一些启发。

二级boot方案思路分析

（图1：整体思路分析）

如上图所示，整个方案涉及3个部分：

1. FLASH空间的分区

2. 二级boot

3. APP固件

因本次我们讨论的重点是“二级boot”，所以下文内容仅涉及前两部分。

1、FLASH空间的分区

HPM6700/6400系列的单片机和我们常用的stm32、at32这类的单片机最大的不同是该系列MCU 是通过 xpi 总线外挂外部FLASH，即代码存储在外部FLASH。

查阅芯片用户手册可知，该系列MCU支持通过 XPI0 或XPI1外挂FLASH（FLASH外挂方式，如图2所示）。

其中xpi0映射的地址空间是0x80000000，xpi1映射的地址空间是 0x90000000, CPU可对这两块地址空间直接寻址并运行代码（如图3所示）。

（图2：外部FLASH挂载于xpi0原理图）

（图3：地址空间映射关系）

为实现固件升级，FLASH空间需要进行合理的划分，如Bootloader分区、用户程序分区、OTA升级分区、用户数据分区等。在RT-Thread上，FAL组件提供了方便的分区划分机制。 

本文分享的两种方案均以W25Q256为例，该FLASH大小为32MB，挂载于XPI0外设上，首地址为0x80000000,通过FAL组件对FLASH的分区详情如下图所示：

（图4：Flash 分区表）

注意，其中：

• boot分区表示二级boot，该分区预留了1MB的存储空间，为未来的功能升级留足了空间。

• app 分区可根据实际需要来分配大小，本方案中预留了1MB的空间。

• download分区用于下载固件，在APP执行过程中，新固件通过OTA下载于该分区，并在重启后由boot分区的bootloader完成合法性检验和新固件升级操作。

• Filesystem 分区用于实现文件系统，在此分区上面可以挂载littelfs格式文件系统，可以避免因频繁掉电导致数据丢失的问题。

• Easyflash 分区可用于存储一些简单的参数等。

2、二级boot

二级boot由芯片BootROM引导，从芯片的用户手册可知：HPM6700系列支持多种启动方式，可到先楫半导体官网上查看“HPM6700/6400用户手册”的19.1内容部分，如下：

（图5：官方代码启动描述）

由上可知当从串行nor flash启动的时候，可支持“原地代码执行”和“拷贝到内部RAM”执行。“启动方式一” 表示代码存储在外部flash，并由CPU直接在flash上执行代码；“启动方式二” 表示代码存在flash里面，然后通过BootROM复制代码到内存后再执行。

受BootROM支持的两类启动方式的启发，笔者经过分析以及与官方的技术支持讨论得出如下结论：

• 采用FLASH原地执行的方式，系统可支持更大尺寸的应用程序，如支持GUI的应用。在cache的加持下，该方式可实现成本和执行速度的平衡。（需要注意的是：由于FLASH固有属性的限制(多数FLASH不支持RWW)，在需要支持FLASH擦写的应用中，用户代码需要做一些防止产生RWW场景的保护。）
  

• 采用拷贝到RAM中执行的方式，可实现如下优势：
  

✔ 用户代码以更高的性能执行（RAM的随机访问性能优于FLASH）

✔ 规避了FLASH不支持RWW的限制，由于代码执行于RAM，在需要FLASH擦写的应用中逻辑会更简单。

考虑到HPM6700/HPM6400系列有高达2MB连续空间的RAM，若用户代码及代码所需要的RAM所占用的空间总和小于或等于2MB，“启动方式二” 是一种值得考虑的选择。

由于二级boot 同时支持以上两种启动方案，接下来，我们将针对每种方案分别进行讨论。

方案一：FLASH原地执行

在该方案下，app 在FLASH里执行。如上所述，app 存储于FLASH 1MB偏移处，需要将链接脚本中的FLASH首地址改为0x80100000。

需要注意的是，由于app是被二级 Bootloader 引导，因此应用程序中不应再携带用于 BootROM 引导识别的启动头(boot header)。

Boot 的 FLASH 脚本不改，最终跳转逻辑为：

Boot启动

• 检查download分区是否有新固件，如果有则拷贝到APP

• 关闭中断

• 跳转到0x80100000地址，就启动了APP。

这样就完成了二级boot的设计。

这里最关键的就是如何修改连接脚本。

（图6：启动地址修改）

修改好app的链接脚本后，需要在boot里面进行跳转，跳转代码参考如下：

（图7：Boot 里跳转）

其中app_addr 为跳转偏移地址，如下：

（图8：偏移地址计算）

二级boot完成App跳转后，App在FLASH中原地执行。该方案的优势是与复制到RAM相比，应用的尺寸可以大至数十MB。考虑到FLASH的固有限制（随机访问性能稍弱，不支持RWW等），当应用程序执行于FLASH上， 开发者需要注意以下几点： 

对于需要高频执行的、对性能有要求的代码，用户程序需要将其复制到RAM中执行，否则会影响程序的效率（若cache未命中）。

若需要执行FLASH擦写操作，需要保证在FLASH擦写期间，没有程序或者其他外设访问FLASH（具体的实现方式有：关全局中断、关调度器等）。

完成FLASH擦写操作后，用户代码需要保证cache 一致性，否则可能会导致未预期的后果（如读到错误代码/数据）。

方案二：内存执行

若用户代码加代码所需的RAM总和小于2M，基于HPM6700/HPM6400有高达2MB的连续RAM，为规避FLASH固有限制带来的不便，产品可采用方案二，即：App本身在RAM中执行。启动过程中，二级boot将App复制到RAM中并中转到APP的目标地址执行。

（图9：内存系统描述）

采用该方案时，需要注意以下三点：

1. 二级boot所使用的RAM不应和用户App所在RAM区域重叠，否则在拷贝中会产生错误。

2. 二级boot在跳转到用户App前需要恢复中断到默认状态（关闭中断）。

3. boot采用flash link的编译方式，APP要采用ram link的编译方式，即APP是通过内存方式的链接脚本，因此APP编译后无法通过下载到flash的方式调试，必须使用USB或者其他的方式下载固件到0x80100000处。

（图10：工作示意图）

以下为boot里面的链接修改，供大家参考：

（图11：Boot链接脚本参考）

（图12：App ram link方式链接文件参考）

在方案二中，二级boot需要做的操作比flash boot的方式多了一个步骤，需要先将APP分区的代码拷贝至内存，然后再跳转至内存执行。

（图13：代码拷贝至内存）

（图14：代码跳转至内存执行）

注意跳转前，需要关闭各种中断。

（图15：运行效果示意图）

3、注意事项

选择链接脚本时，要注意看左侧的链接脚本是否正确，如下图所示：

（图16：链接脚本示意图）

如果链接脚本不能执行，请检查下图的设置。

（图17：勾选newlib-nano）

编译的时候，需要把nerlib-nano勾选上，否则当使用memcpy的时候，有可能会出现 “非法指令” 的错误。

4、资料分享

先楫半导体HPM6750系列技术资料分享

百度云网盘链接：

本文将为大家展示国产芯片HPM6000系列ADC性能出色的测试结果并为您提供了与HPM6000系列微控制器的模数转换器ADC相关的外部电路设计建议。

在HPM6700/6400系列微控制器上，提供了3个12位ADC和1个16位ADC。在HPM6300系列微控制器上，提供了3个16位ADC。在使用到AD转换的应用中，ADC的精度会影响到整个应用系统的性能。ADC的精度并不仅仅取决于模数转换器本身，也与微控制器的外部电路设计有关。

ADC外部电路设计

HPM6000系列高性能MCU的模数转换器ADC的供电和参考相关引脚总结如下：

表1. ADC的供电和参考引脚

本章节主要提供了ADC的供电和参考引脚的硬件设计建议。

1. ADC的供电

VANA为ADC的模拟供电引脚，VANA上的噪声有可能影响到ADC的精度。因此建议用户设计电路时，对HPM6000系列微控制器的VANA引脚谨慎处理。如条件允许，应采用单独的线性稳压器对VANA供电。推荐用户选择3.3V输出、供电电流大于50mA的LDO。

图1. VANA供电首选方案

如上图所示，HPM6000系列高性能微控制器支持单3.3V供电，可以对所有供电引脚提供统一的3.3V，对以下电源供电引脚：

•  DCDC_IN，片上DCDC的供电引脚，片内DCDC提供1.1V的核心电压输出

•  VPMC，电源管理域的外设供电引脚

•  VIO_Bxx，各个IO Bank的供电引脚

这些供电引脚提供了微控制器整体功耗的主要部分，因此推荐用户使用效率更高的DCDC开关电源为之供电，对于不同系列产品，电源设计输出电流应有不小于1A的输出能力。

VANA的供电建议与其他电源引脚供电分开，以降低开关电源的噪声对模拟电路的影响，建议使用输出纹波更小的线性稳压器LDO对VANA供电，并在尽可能靠近VANA引脚的位置，并联1个4.7uF和1个0.1uF的电容用于滤波，注意电容应连接到模拟地。 

用户如果出于种种因素，没有条件实现使用单独的线性稳压器对VANA供电，可以参考下图的次选方案：

图2. VANA供电次选方案

VANA应当通过0欧姆的电阻或磁珠单点连接到微控制器的3.3V供电电源，并在尽可能靠近VANA引脚的位置，并联1个4.7uF和1个0.1uF的电容到模拟地用于滤波。VANA供电的次选方案对电源噪声相比推荐方案稍敏感，但是用到的电源器件较为节省，如果用户对ADC的性能要求不严格，可以采用次选供电方案。

2. ADC的参考

VREFH是模数转换器ADC的高位参考电压输入。VREFH的稳定直接影响到ADC的转换精度和抗噪声特性。建议用户采用独立的基准电压模块，提供VREFH，如下图所示：

 图3. VREFH首选方案

建议用户使用外部的基准电压模块提供VREFH，并在尽可能靠近VREFH引脚的位置，并联1个4.7uF和1个0.1uF的电容到模拟地用于滤波。

注意，VREFH的电压不要超过VANA的供电电压。

VREFL是ADC的低位参考电压，建议直接连接到模拟地，模拟地应当通过0欧姆的电阻单点与数字地连接。

如果出于成本考虑，不使用外部基准电压模块，用户可以参考以下VREFH次选方案：

图4. VREFH次选方案

VREFH应当通过0欧姆的电阻或磁珠单点连接到微控制器的VANA，并在尽可能靠近VREFH引脚的位置，并联1个4.7uF和1个0.1uF的电容到模拟地用于滤波。

VREFL是ADC的低位参考电压，建议直接连接到模拟地，模拟地应当通过0欧姆的电阻单点与数字地连接。

3.ADC的模拟信号输入

ADC的模拟信号输入线路上引入的噪声会对ADC的转换精度造成影响，用户可以采取以下措施，尽可能消除输入信号的噪音：

• 尽可能减短输入信号线路的长度。

• 避免在模拟信号线平行布置数字信号线路。

• 如果条件允许，可以在模拟信号线两侧布置地线用作屏蔽。

• 考虑在靠近ADC输入引脚的位置添加外部RC滤波器，注意RC滤波器的截止频率应  高于应用关心的ADC模拟输入信号的频率。

 图5. 模拟信号输入推荐

总   结

本文提供了HPM6000系列微控制器模数转换器ADC相关的硬件设计指南，ADC的参考电压和模拟供电质量直接关系到ADC的转换精度。建议用户根据应用的ADC转换精度要求，在以下几种参考方案中，选择合适的。

图6. ADC供电和参考连接方案总结

如上图所示，建议用户使用独立的线性稳压器产生VANA供电，独立的外部基准电压生成VREFH参考，以此获得最优的ADC转换精度。也可以考虑使用独立线性稳压器产生VANA和VREFH。性能最优的参考方案（前者），相比性能次优的参考方案（后者），ADC转换结果噪声降低可达约5%~10%。

对于ADC转换精度要求不严格的用户，可以使用开关电源DCDC产生MCU的全部供电。这个成本最优的参考方案，相比性能最优和性能次优的方案，ADC转换结果噪声增加可达20%~50%。

注意，ADC的转换精度受多种因素影响，各推荐方案及其效果仅供参考，建议用户根据自身应用对ADC的要求，选择合适的方案。

上图是HPM6750微控制器采用16位ADC（ADC3）以1MSPS采样率，对1.8V输入进行2万多次转换的转换结果。VREFH由外部基准电压提供，可以看到，转换结果的跳动幅度为+/-35LSB（~1.5mV）。所有转换结果的标准差为~5.58LSB。