Cortex-M3

在项目处于调试期间，Fault处理程序可能只是一个断点指令，调试器遇到这个指令后停止程序的运行。默认情况下，由于非硬Fault被禁能，所有发生的非Fault都会上访成硬Fault，因此只要在硬Fault处理程序中设置一个断点，就可以观察所有Fault信息。当使用MDK-ARM的RealView编译器时，你可以用下面的C代码替代默认硬Fault处理程序，这段代码检测产品是否连接到一个调试器，只有在连接到一个调试器的情况下，才会执行断点指令。

void HardFault_Handler (void) {
if (CoreDebug ->DHCSR & 1) { // check C_DEBUGEN == 1 -> Debugger Connected
__breakpoint (0); // halt program execution here
}
while (1); // enter endless loop otherwise
}

1、摘要

Cortex-M内核实现了一个高效异常处理模块，可以捕获非法内存访问和数个程序错误条件。本应用笔记从程序员角度描述Cortex-M Fault异常，并且讲述在软件开发周期中的Fault用法。

2、简介

Cortex-M3（以下简称CM3）和Cortex-M4（以下简称CM4）内核的Fault异常可以捕获非法内存方法和非法编程行为。Fault异常能够检测到以下情况：

总线Fault：在取址、数据读/写、取中断向量、进入/退出中断时寄存器堆栈操作（入栈/出栈）时检测到内存访问错误。

存储器管理Fault：检测到内存访问违反了MPU定义的区域。

用法Fault：检测到未定义的指令异常，未对齐的多重加载/存储内存访问。如果使能相应控制位，还可以检测出除数为零以及其他未对齐的内存访问。

硬Fault：如果上面的总线Fault、存储器管理Fault、用法Fault的处理程序不能被执行（例如禁能了总线Fault、存储器管理Fault、用法Fault异常或者在这些异常处理程序执行过程中又出现了Fault）则触发硬Fault。

ARM Cortex-M3相比于ARM其他系列微控制器，具有以下优势或特点：

1、三级流水线+分支预测
　　
ARM Cortex-M3与ARM7内核一样，采用适合于微控制器应用的三级流水线，但增加了分支预测功能。
　　
现代处理器大多采用指令预取和流水线技术，以提高处理器的指令执行速度。流水线处理器在正常执行指令时，如果碰到分支（跳转）指令，由于指令执行的顺序可能会发生变化，指令预取队列和流水线中的部分指令就可能作废，而需要从新的地址重新取指、执行，这样就会使流水线“断流”，处理器性能因此而受到影响。特别是现代C语言程序，经编译器优化生成的目标代码中，分支指令所占的比例可达10-20%，对流水线处理器的影响会的更大。为此，现代高性能流水线处理器中一般都加入了分支预测部件，就是在处理器从存储器预取指令时，当遇到分支（跳转）指令时，能自动预测跳转是否会发生，再从预测的方向进行取指，从而提供给流水线连续的指令流，流水线就可以不断地执行有效指令，保证了其性能的发挥。
　　
ARM Cortex-M3内核的预取部件具有分支预测功能，可以预取分支目标地址的指令，使分支延迟减少到一个时钟周期。

一、什么是栈对齐？

栈的字节对齐，实际是指栈顶指针须是某字节的整数倍。因此下边对系统栈与MSP，任务栈与PSP，栈对齐与SP对齐这三对概念不做区分。另外下文提到编译器的时候，实际上是对编译器汇编器连接器的统称。

之前对栈的8字节对齐理解的不透，就在网上查了好多有关栈字节对齐、还有一些ARM对齐伪指令的资料信息，又做了一些实验，把这些零碎的信息拼接在一起，总觉得理解透这个问题的话得长篇大论了。结果昨天看了AAPCS手册、然后查到了没有使用PRESERVE8伪指令出现错误的实例，突然觉得长篇大论不存在了，半篇小论这问题就能理顺了。

二、AAPCS栈使用规约

在ARM上编程，但凡涉及到调用，就需要遵循一套规约AAPCS:《Procedure Call Standard for the ARM Architecture》。这套规约里面对栈使用的约定如下：

CM3 只有一个单一固定的存储器映射。这一点极大地方便了软件在各种 CM3 单片机间的移植。

存储空间的一些位置用于调试组件等私有外设，这个地址段被称为“私有外设区”。私有外设区的组件包括：闪存地址重载及断点单元(FPB)，数据观察点单元(DWT)，仪器化跟踪宏单元(ITM)，嵌入式跟踪宏单元(ETM)，跟踪端口接口单元(TPIU)， ROM 表。

CM3的地址空间是 4GB, 程序可以在代码区，内部 SRAM 区以及外部 RAM 区中执行。但是因为指令总线与数据总线是分开的，最理想的是把程序放到代码区，从而使取指和数据访问各自使用自己的总线，并行不悖。

1、代码区

要使用低成本的32位处理器，开发人员面临两种选择，基于Cortex-M3内核或者ARM7TDMI内核的处理器。如何做出选择?选择标准又是什么？本文主要介绍了ARM Cortex-M3内核微控制器区别于ARM7的一些特点，帮助您快速选择。

1.ARM实现方法

ARM Cortex-M3是一种基于ARM7v架构的最新ARM嵌入式内核，它采用哈佛结构，使用分离的指令和数据总线(冯诺伊曼结构下，数据和指令共用一条总线)。从本质上来说，哈佛结构在物理上更为复杂，但是处理速度明显加快。根据摩尔定理，复杂性并不是一件非常重要的事，而吞吐量的增加却极具价值。

ARM公司对Cortex-M3的定位是：向专业嵌入式市场提供低成本、低功耗的芯片。在成本和功耗方面，Cortex-M3具有相当好的性能，ARM公司认为它特别适用于汽车和无线通信领域。和所有的ARM内核一样，ARM公司将内该设计授权给各个制造商来开发具体的芯片。迄今为止，已经有多家芯片制造商开始生产基于Cortex-M3内核的微控制器。

1、通用目的寄存器R0~R7

R0-R7 也被称为低组寄存器。所有指令都能访问它们。它们的字长全是 32 位，复位后的初始值是不可预料的。

2、通用目的寄存器 R8-R12

R8-R12 也被称为高组寄存器。这是因为只有很少的 16 位 Thumb 指令能访问它们， 32 位的thumb-2 指令则不受限制。它们也是 32 位字长，且复位后的初始值是不可预料的。

3、特殊功能寄存器

最近在关注Cortex-M处理器，针对目前进入大众视野的M0、M3、M4做了如下简单对比，内容来自ARM等官网，这里仅仅是整理了下，看起来更直观点，

Cortex-M 系列针对成本和功耗敏感的 MCU 和终端应用（如智能测量、人机接口设备、汽车和工业控制系统、大型家用电器、消费性产品和医疗器械）的混合信号设备进行过优化。.

一、比较 Cortex-M 处理器

Cortex-M 系列处理器都是二进制向上兼容的，这使得软件重用以及从一个

一、NVIC概览 ——嵌套中断向量表控制器

NVIC 的寄存器以存储器映射的方式来访问，除了包含控制寄存器和中断处理的控制逻辑之外， NVIC 还包含了 MPU、 SysTick 定时器以及调试控制相关的寄存器。

NVIC 共支持 1 至 240 个外部中断输入（通常外部中断写作 IRQs）。具体的数值由芯片厂商在设计芯片时决定。此外， NVIC 还支持一个“永垂不朽”的不可屏蔽中断（ NMI）输入。

NVIC 的访问地址是 0xE000_E000。所有 NVIC 的中断控制/状态寄存器都只能在特权级下访问。不过有一个例外——软件触发中断寄存器可以在用户级下访问以产生软件中断。所有的中断控制／状态寄存器均可按字／半字／字节的方式访问。

二、中断配置

一、工作模式

线程模式和手柄模式。

当处理器处在线程状态下时，既可以使用特权级，也可以使用用户级；另一方面， handler模式总是特权级的。在复位后，处理器进入线程模式＋特权级。

二、异常和中断

Cortex-M3 支持大量异常，包括 16-4-1=11个系统异常，和最多 240 个外部中断——简称 IRQ。具体使用了这 240 个中断源中的多少个，则由芯片制造商决定。由外设产生的中断信号，除了 SysTick的之外，全都连接到 NVIC 的中断输入信号线。典型情况下，处理器一般支持 16 到 32 个中断。

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