随着技术的进步，低功耗物联网(IoT)和边缘/云计算需要更精确的数据传输。图1展示的无线监测系统是一个带有24位模数转换器(ADC)的高精度数据采集系统。在此我们通常会遇到这样一个问题，即微控制单元(MCU)能否为数据转换器提供高速的串行接口。

本文描述了设计MCU和ADC之间的高速串行外设接口(SPI)关于数据事务处理驱动程序的流程，并简要介绍了优化SPI驱动程序的不同方法及其ADC与MCU配置。本文还详细介绍了SPI和直接存储器访问(DMA)关于数据事务处理的示例代码。最后，本文演示了在不同MCU（ADuCM4050、MAX32660）中使用相同驱动程序时ADC的吞吐率。

图1. 状态监控。

通用SPI驱动程序简介

通常，MCU厂商会在例程代码中提供通用的SPI驱动程序/API。通用SPI驱动程序/API通常可以涵盖大多数用户的应用，这些代码可能包含许多配置或判断语句。但在某些特定情况下，比如ADC数据采集，通用的SPI驱动程序可能无法满足ADC数据的全速的吞吐速率需求，因为通用的驱动程序中有过多的配置，而未使用的配置会产生额外的开销并导致时间延迟。

图2. 通用API的配置。

设计思路与实践框架

我们通常会选择低功耗高性能的MCU作为主机通过SPI提取ADC的输出数据。但是，由于ADI的SPI驱动程序的数据事务处理命令存在冗余，因此数据输出速率可能被显著降低。为了充分释放ADC的潜在速率，本文使用ADuCM4050和AD7768-1进行实验并尝试可能的解决方案。尽管在使用默认滤波器的情况下，ADuCM4050的最大数据输出速率可达256 kHz，但在当前情况下，其速率被限制在8 kHz。提高输出速率的潜在解决方案包括删除不必要的命令以及激活DMA控制器。本文将在以下小节中介绍这些思路。

图3. 不同ODR以及DRDY与SCLK之间的关系。

以MCU作为主机

ADuCM4050 MCU是一款主时钟速率为26 MHz的超低功耗微控制器，内核为ARM® Cortex®-M4F处理器。ADuCM4050配有三个SPI，每个SPI都有两个DMA通道（接收和发射通道）可与DMA控制器连接。DMA控制器和DMA通道可实现存储器与外设之间的数据传输。这是一种高效的数据分配方法，可将内核释放以处理其他任务。

以ADC作为从机

AD7768-1是一款24位低功耗、高性能的Σ-Δ ADC。其数据输出速率 (ODR)和功耗模式均可根据用户的要求进行配置。ODR由抽取系数和功耗模式共同决定，如表1中所示。

表1. 数据输出速率的功耗模式配置

AD7768-1的连续读取模式也是该产品的一个重要特性。ADC的输出数据存储在寄存器0x6C中。一般而言，每次读/写操作之前，ADC寄存器中的数据都需要地址才可以访问，但是连续读取模式则支持在收到每个数据就绪信号后直接从0x6C寄存器提取数据。ADC的输出数据为24位的数字信号，对应的电压如表2 所示。

表2. 数字输出码和模拟输入电压

引脚连接示意图

ADuCM4050和AD7768-1组成的数据事务处理示例模型的引脚连接如图4所示。

图4. AD7768-1和ADuCM4050的接口引脚连接。

ADC的复位信号引脚RST_1连接至MCU的GPIO28，而数据就绪信号引脚DRDY_1则连接至MCU的GPIO27。其余引脚则根据通用的SPI配置标准进行连接，其中MCU为主机，而ADC为从机。SDI_1接收MCU发送的ADC寄存器读/写命令，而DOUT_1则将ADC的输出数据发送至MCU。

数据事务处理的实现

中断数据事务处理

为实现连续数据事务处理，本文将MCU的GPIO27引脚（连接至ADC 的DRDY_1引脚）用作中断触发引脚。ADC将数据就绪信号发送至 GPIO27时会触发MCU包含数据事务处理命令的中断回调函数。如图5所示，数据采集必须在中断A和中断B之间的时间间隔内进行。

图5. 两次中断的时间间隔。

利用ADI的SPI驱动程序可以在ADC和MCU之间轻松实现数据事务处理。但是，由于驱动程序内存在冗余命令，ADC的ODR会被限制在8 kHz。本文尽可能地精简了代码以加快ODR，将介绍实现DMA 数据事务处理的两种方法：基本模式的DMA事务处理和乒乓模式 的DMA事务处理。

基本模式的DMA事务处理

在实现每个DMA事务处理之前需要对SPI和DMA进行配置（参见图6 中的示例代码）。SPI_CTL为SPI配置，其值为0x280f，源于ADI的SPI 驱动程序的设定值。SPI_CNT为传输字节数。由于每个DMA事务处理只能发送固定的16位数据，因此SPI_CNT必须是2的倍数。本例设置SPI_CNT为4，以满足ADC的24位的输出数据要求。SPI_DMA寄存器为SPI的DMA使能寄存器，设定其值为0x5以使能DMA接收请求。命令pADI_DMA0->EN_SET=(1<<5)使能第五个通道的DMA，即SPI0 RX。

图6. 基本DMA事务处理模式的代码。

每个DMA通道都有一个DMA结构寄存器，如表3中所示。需要指出的是，这里的数据来源地址的结尾（即SPI0 Rx，亦即来源端指针SRC_END_PTR）在整个操作期间无需增加，因为Rx FIFO会自动 将寄存器中的数据推送出去。另一方面，数据目标地址的结尾（即目标端指针DST_END_PTR）根据ADI的SPI驱动程序的使用函数计算得出，即目标地址+ SPI_CNT -2。

表3. DMA结构寄存器

当前地址为内部数组缓冲区的地址。DMA控制数据配置CHNL_CFG 包括来源数据大小、来源地址增量、目标地址增量、剩余传输次数和DMA控制模式等设置，其值0x4D000011按照表4中所述的设置配置。

表4. 控制数据配置0x4D00011的DMA配置

SCLK时钟通过伪读取命令SPI_SPI0 -> RX启动，输出数据通过MISO 从ADC传至MCU。MOSI上其它的数据传输可以忽略不计。一旦完成 Rx的FIFO填充，DMA请求就会生成从而激活DMA控制器，以将数据从 DMA来源地址（即SPI0 Rx FIFO）传输至DMA目标地址（即内部数组的缓冲区）。值得注意的是，SPI_DMA=0x3时会生成Tc请求。

最后，通过将当前目标地址加4的方式将目标地址用于下一个4 字节的传输。

请注意，SPI0 DMA通道的pADI_DMA0->DSTADDR_CLR和pADI_ DMA0->RMSK_CLR必须在首次中断触发之前在主函数中设置。前一个为DMA通道目标地址减量使能清零寄存器，用于在增量模式下设置每次DMA传输后的目标地址移位（目标地址计算函数仅在增量模式下有效）。后一个为DMA通道请求屏蔽清零寄存器，用于将通道的DMA请求状态清零。

基本模式的DMA事务处理时间图如图7a所示。图中三个时隙分别代表DRDY信号、SPI/DMA设置和DMA数据事务处理。在该模式中，CPU的空闲时间较多，因此希望DMA控制器在处理数据传输时能将任务分配给CPU。

图7. (a)基本模式DMA和(b)乒乓模式的时间图。

乒乓模式的DMA事务处理

在执行伪读取命令后，DMA控制器会开始数据事务处理，从而使得MCU的CPU处于空闲状态而不处理任何任务。如果能够让CPU和 DMA控制器同时工作，那么任务处理就从串行模式转变为并行模式。这样，就可以同时进行DMA配置（通过CPU）以及DMA数据事务处理（通过DMA控制器）。为实现这一思路，需要设置DMA控制器处于乒乓模式。乒乓模式将两组DMA结构进行了整合：主结构和备用结构。每次DMA请求时，DMA控制器会在两组结构之间自动切换。变量p的初始设置为0，其值表示是主DMA结构(p = 0) 还是备用DMA结构(p = 1)负责数据事务处理。如果p = 0，则在收到伪读取命令时启动主DMA结构进行数据事务处理，同时会为备用DMA结构分配值，使其在下一个中断周期内负责数据事务处理。如果p = 1，则主结构和备用结构的作用互换。当仅有主结构处于基本DMA模式时，在DMA事务处理期间对DMA结构的修改会失败。乒乓模式使得CPU能够访问和写入备用DMA结构，而DMA控制器可以读取主结构，反之亦然。如图7b所示，由于DMA的结构配置是在最后一个周期内完成的，因此在DRDY信号从ADC传送至 MCU后DMA数据事务处理可以被立即执行，使得CPU和DMA同时工作而无需等待。现在，ADC的ODR得到了提升空间，因为总的工作时间已大大缩短。

中断处理程序的优化

两次DRDY信号之间的时间间隔不仅包括了中断回调函数的命令执行时间，还包括了ADI的GPIO中断处理函数的命令执行时间。

当MCU启动时，CPU会运行启动文件（即startup.s）。所有事件的处理函数均在该文件中定义，包括GPIO中断处理函数。一旦触发GPIO中断，CPU就会执行中断处理函数（即ADI的GPIO驱动程序中的GPIO_A_INT_HANDLER和GPIO_B_INT_HANDLER）。通用的中断处理函数会在所有的GPIO引脚中搜索触发中断的引脚并清零其中断状态、运行回调函数。由于DRDY是本文应用的唯一中断信号，因此可以对函数进行简化以加快进程。可选的解决方案包括 (1)在启动文件中重新定位目标，以及(2)修改原始的中断处理函数。重新定位目标意味着自定义中断处理函数，并替换启动文件中的原始的中断处理函数。

而修改原始的中断处理函数只需要添加一个自定义的GPIO驱动程序。本文采用第二种方案修改原始的中断处理函数，如图8所示。该方案只将连接至DRDY的GPIO的引脚中断状态清零，并直接转到回调函数。请注意，这里需要通过取消选择build target中关于原始GPIO驱动函数的勾选框内容来隔离原始的GPIO驱动程序。

图8. 嵌套矢量中断控制器(NVIC)。

结果

速率性能

假定现在需要读取200个24位的ADC输出数据，并且SPI位速率设置为13 MHz。将DRDY信号和SCLK信号的引脚连接至示波器,可以通过观察DRDY信号与SPI数据事务处理（亦即DMA事务处理）启动之间的时间间隔的方法可以量化本文所述的每种方法对速率的改善程度。这里将DRDY信号至SCLK信号开始的时间间隔记为∆t，那么对于13 MHz的SPI速率，测量得出的∆t为：

• (a)基本模式DMA Δt = 3.754 μs 

• (b)乒乓模式DMA Δt = 2.8433 μs 

• (c)乒乓模式DMA（使用优化的中断处理函数）Δt = 1.694 μs 

方法(a)和(b)可支持64 kHz的ODR，而方法(c)可支持128 kHz的ODR。这是因为方法(c)的∆t最短，从而使得SCLK信号能够更早结束。如果 SCLK信号（即数据事务处理）能在T/2之前完成（T为当前ADC的数据输出周期），则ODR可实现翻倍。这较之于原始的ADISPI驱动程序可以达到的8 kHz的ODR性能是一次巨大的进步。

图9. (a)基本模式DMA、(b)乒乓模式以及(c)乒乓模式（使用优化的中断处理函数）的Δt。

使用MAX32660控制AD7768-1

使用主时钟速率为96 MHz的MCU MAX32660控制AD7768-1）时的结果如何？在该情况下，使用优化的中断处理函数的中断设置，可在不使用DMA函数的情况下实现256 kHz的数据输出速率。参见图10。

图10. 不使用DMA时MAX32660的ODR。

结论

本文利用选定的ADC(AD7768-1)和MCU（ADuCM4050或MAX32660）通过 SPI实现了高速的数据事务处理。为实现速率优化的目标，本文简化了ADI的SPI驱动程序执行数据事务处理。此外本文提出，激活DMA控制器释放内核也可以加快连续数据事务处理的流程。在 DMA的乒乓模式下，DMA的配置时间可通过适当的调度来节省。在此基础上，还可以通过直接指定中断引脚的方式优化中断处理函数。在13 MHz的SPI位速率下，本文提出的方案的最佳性能可达到128 kSPS的ADC ODR。

表5. 使用ADuCM405和MAX32660实现的高速SPI连接

本文将为大家展示国产芯片HPM6000系列ADC性能出色的测试结果并为您提供了与HPM6000系列微控制器的模数转换器ADC相关的外部电路设计建议。

在HPM6700/6400系列微控制器上，提供了3个12位ADC和1个16位ADC。在HPM6300系列微控制器上，提供了3个16位ADC。在使用到AD转换的应用中，ADC的精度会影响到整个应用系统的性能。ADC的精度并不仅仅取决于模数转换器本身，也与微控制器的外部电路设计有关。

ADC外部电路设计

HPM6000系列高性能MCU的模数转换器ADC的供电和参考相关引脚总结如下：

表1. ADC的供电和参考引脚

本章节主要提供了ADC的供电和参考引脚的硬件设计建议。

1. ADC的供电

VANA为ADC的模拟供电引脚，VANA上的噪声有可能影响到ADC的精度。因此建议用户设计电路时，对HPM6000系列微控制器的VANA引脚谨慎处理。如条件允许，应采用单独的线性稳压器对VANA供电。推荐用户选择3.3V输出、供电电流大于50mA的LDO。

图1. VANA供电首选方案

如上图所示，HPM6000系列高性能微控制器支持单3.3V供电，可以对所有供电引脚提供统一的3.3V，对以下电源供电引脚：

•  DCDC_IN，片上DCDC的供电引脚，片内DCDC提供1.1V的核心电压输出

•  VPMC，电源管理域的外设供电引脚

•  VIO_Bxx，各个IO Bank的供电引脚

这些供电引脚提供了微控制器整体功耗的主要部分，因此推荐用户使用效率更高的DCDC开关电源为之供电，对于不同系列产品，电源设计输出电流应有不小于1A的输出能力。

VANA的供电建议与其他电源引脚供电分开，以降低开关电源的噪声对模拟电路的影响，建议使用输出纹波更小的线性稳压器LDO对VANA供电，并在尽可能靠近VANA引脚的位置，并联1个4.7uF和1个0.1uF的电容用于滤波，注意电容应连接到模拟地。 

用户如果出于种种因素，没有条件实现使用单独的线性稳压器对VANA供电，可以参考下图的次选方案：

图2. VANA供电次选方案

VANA应当通过0欧姆的电阻或磁珠单点连接到微控制器的3.3V供电电源，并在尽可能靠近VANA引脚的位置，并联1个4.7uF和1个0.1uF的电容到模拟地用于滤波。VANA供电的次选方案对电源噪声相比推荐方案稍敏感，但是用到的电源器件较为节省，如果用户对ADC的性能要求不严格，可以采用次选供电方案。

2. ADC的参考

VREFH是模数转换器ADC的高位参考电压输入。VREFH的稳定直接影响到ADC的转换精度和抗噪声特性。建议用户采用独立的基准电压模块，提供VREFH，如下图所示：

 图3. VREFH首选方案

建议用户使用外部的基准电压模块提供VREFH，并在尽可能靠近VREFH引脚的位置，并联1个4.7uF和1个0.1uF的电容到模拟地用于滤波。

注意，VREFH的电压不要超过VANA的供电电压。

VREFL是ADC的低位参考电压，建议直接连接到模拟地，模拟地应当通过0欧姆的电阻单点与数字地连接。

如果出于成本考虑，不使用外部基准电压模块，用户可以参考以下VREFH次选方案：

图4. VREFH次选方案

VREFH应当通过0欧姆的电阻或磁珠单点连接到微控制器的VANA，并在尽可能靠近VREFH引脚的位置，并联1个4.7uF和1个0.1uF的电容到模拟地用于滤波。

VREFL是ADC的低位参考电压，建议直接连接到模拟地，模拟地应当通过0欧姆的电阻单点与数字地连接。

3.ADC的模拟信号输入

ADC的模拟信号输入线路上引入的噪声会对ADC的转换精度造成影响，用户可以采取以下措施，尽可能消除输入信号的噪音：

• 尽可能减短输入信号线路的长度。

• 避免在模拟信号线平行布置数字信号线路。

• 如果条件允许，可以在模拟信号线两侧布置地线用作屏蔽。

• 考虑在靠近ADC输入引脚的位置添加外部RC滤波器，注意RC滤波器的截止频率应  高于应用关心的ADC模拟输入信号的频率。

 图5. 模拟信号输入推荐

总   结

本文提供了HPM6000系列微控制器模数转换器ADC相关的硬件设计指南，ADC的参考电压和模拟供电质量直接关系到ADC的转换精度。建议用户根据应用的ADC转换精度要求，在以下几种参考方案中，选择合适的。

图6. ADC供电和参考连接方案总结

如上图所示，建议用户使用独立的线性稳压器产生VANA供电，独立的外部基准电压生成VREFH参考，以此获得最优的ADC转换精度。也可以考虑使用独立线性稳压器产生VANA和VREFH。性能最优的参考方案（前者），相比性能次优的参考方案（后者），ADC转换结果噪声降低可达约5%~10%。

对于ADC转换精度要求不严格的用户，可以使用开关电源DCDC产生MCU的全部供电。这个成本最优的参考方案，相比性能最优和性能次优的方案，ADC转换结果噪声增加可达20%~50%。

注意，ADC的转换精度受多种因素影响，各推荐方案及其效果仅供参考，建议用户根据自身应用对ADC的要求，选择合适的方案。

上图是HPM6750微控制器采用16位ADC（ADC3）以1MSPS采样率，对1.8V输入进行2万多次转换的转换结果。VREFH由外部基准电压提供，可以看到，转换结果的跳动幅度为+/-35LSB（~1.5mV）。所有转换结果的标准差为~5.58LSB。

本文导读

ADC的主要参数指标分为静态参数和动态参数两类，基于这两类指标，本文将对先楫半导体HPM6750 MCU片内16位ADC的精度进行全面测试，一起看看结果怎么样。

ADC参数测试原理

1.1 ADC参数

国内16位SAR型ADC芯片目前较少，MCU内置16位SAR型ADC的则更少。如何衡量ADC的性能，参考S*公司带有16位ADC的MCU芯片S**32H750手册，分为静态参数、动态参数两部分，如表 1.1、表 1.2所示。

静态参数主要有差分非线性（DNL）、积分非线性（INL），衡量ADC测量直流及低频信号时的性能。

表 1.1 ADC的静态参数（S**32H750）

动态参数主要有有效位数（ENOB）、信噪失真比（SINAD）、信噪比（SNR）、总谐波失真（THD），衡量ADC测量交流动态信号时的性能，例如测试1KHz正弦波。

表 1.2 ADC的动态参数（S**32H750）

1.2 IEEE1241标准

IEEE1241对ADC器件的指标参数和测试方法进行定义，是一种为ADC器件厂家制定的标准。ADI和TI等厂家的独立ADC芯片、MCU厂家的片内ADC，均遵循该标准的方法，进行静态参数和动态参数的测试。

IEEE1241于2000年发布，较新的版本为IEEE1241-2010。ADC测试评估的主要任务是确定其电压传输关系，理想情况下输入电压与ADC输出代码中点的传输关系是一条直线，每个输出代码的宽度相同。实际的电压传输关系不同于理想情况，IEEE1241标准给出了几种可选的测试步骤和方法。一种方法是使用斜坡电压信号，通过复杂的伺服环路系统，使用比被测ADC分辨率高得多的DAC，精确步进，得到被测ADC各个LSB的实际跳变电压。

另一种方法是使用正弦波信号，该信号必须具有比被测ADC预期信噪失真比（SINAD）至少高20 dB的总谐波失真和噪声。例如，一个理想16位ADC具有98dB的信噪比（SNR），假设没有失真，那么SINAD就为98dB。要想对该ADC进行测试，要求使用一个-118dB以上THD+N的正弦波信号。该低失真正弦信号，可以通过多阶带通滤波器实现，硬件相对简单。因此使用正弦波信号，是目前主要的ADC测试方法。

EEE1241标准的各章节中，给出了基于正弦波信号和统计直方图，实现静态参数DNL、INL，动态参数ENOB、SINAD、SNR、THD的测试方法和计算公式。

【6.4节】给出ADC电压传输关系的测试方法。使用一个幅度稍微超过ADC测量范围的纯正正弦波，输入到ADC，获取多个连续的采样数据并统计直方图，由公式（27）计算电压传输关系。

其中，T[k]是第k个二进制代码对应的电压值，Hc[k-1]是累计直方图，S是总采样点数。该节还给出了正弦波频率和ADC采样频率的选择，每次采集的数据点数，总的采集数据点数，正弦波幅度过载量要求。

【7.4.1节】给出增益误差G、失调电压Vos的测试方法和计算公式，基于对T[k]的最小二乘法拟合。

【8.2节】给出积分非线性INL的测试方法。测量值T[k]校正增益和失调误差之后，与理想值Tnom[k]相减，它们的差值代入公式（40），计算输出码k处的积分非线性ε[k]。

由公式（40）将LSB单位的INL，换算成百分比形式。

【8.4节】给出差分非线性DNL的测试方法，由公式（43）计算。当DNL[k]＜0.9时，输出码k被定义为缺失码（missing code）。

【8.8节】给出总谐波失真THD的测试方法。ADC 对周期信号进行采样时，动态误差和积分非线性都会导致谐波失真，总谐波失真用于量化此类影响。总谐波是指一组目标谐波分量的均方根值（二次、三次等）与所施加信号均方根值的比值，由公式（50）计算。

该节给出了目标谐波的次数要求，由输入正弦波的最低9个谐波组成，包括第2次到第10次。用于计算的采样数据中，应该包含整数个输入正弦波周期，以最小化频谱泄漏，例如10个整周期。

【9.2~9.4节】给出SINAD、SNR、ENOB的测试方法。将指定频率和幅度的纯正正弦波输入到ADC，首选幅度接近满量程的大信号，但是不能出现削波（例如95%FS信号）。首先计算噪声和失真NAD，通过计算测量数据波形的DFT频谱，从频谱中删除直流和测试频率处的分量后，所有剩余傅立叶分量的和方根是NAD，由公式（67）计算。

通过将NAD和Arms代入公式（66），计算SINAD。

通过将NAD、Arm、THD代入公式（69）和（68），计算SNR。

通过将NAD代入公式（70），计算ENOB。其中εQ是理想的量化误差rms值，等于LSB/√12。

根据IEEE1241标准的以上计算过程和公式，编写科学计算软件代码，可以实现各参数的测量。

测试环境搭建

2.1 硬件框图

ADC测试的硬件由正弦波信号源、HPM6750测试板、USB转TTL线、U盘等组成，如图 2.1所示。正弦波信号源通过SMA连接线，连到HPM6750测试板。

图 2.1 测试环境硬件框图

静态参数测试时，需要大量采样数据，采样数据先存储在HPM6750测试板的内存中，之后多份采样数据存储到U盘中。动态参数测试时，需要的采样数据较少，采集完成之后直接通过HPM6750的UART打印，由TTL转USB线传输到电脑进行计算。

电脑上需要的软件工具如表 2.1所示。

表 2.1 测试所需的软件工具

2.2 正弦波信号源

用于测试的正弦波信号需要具有比被测ADC预期信噪失真比（SINAD）高20 dB左右的总谐波失真和噪声。一个理想16位ADC具有98dB的信噪比（SNR），如果没有失真，SINAD为98dB。因此，需要一个-118dB以上THD+N的正弦波信号对16位ADC进行测试。

本测试使用TI 的PSIEVM精密信号注入器，板上有8阶带通滤波器生成低失真正弦波，THD参数为-123dB，以符合测试要求。PSIEVM板如图 2.2所示，它的正弦波输出频率固定为2KHz，输出幅度和直流偏移电压可调，配套有PC端的GUI界面进行设置。

图 2.2 正弦波信号源PSIEVM板

需要注意PSIEVM板的输出阻抗，需要手工改成50Ω。

2.3 外围电路要求

HPM6750片内ADC的外围电路设计，对保证ADC的信噪比，至关重要。SAR型ADC可以等效理解为一个多输入端口的比较器，模拟电源AVDD、基准输入VREFH、接地平面、输入通道上的噪声直接影响ADC输出代码的跳动。

本测试使用专用的HPM6750测试板，如图 2.3。

图 2.3 HPM6750测试板

HPM6750测试板的ADC外围电路处理方式如下文所述，硬件设计时建议参考处理。

【模拟电源AVDD】通过LDO从数字电源5V获得低噪声模拟电源。需要注意LDO的电源抑制比在10kHz及以上频率时下降，导致高频纹波和尖峰噪声仍可以传导至LDO输出。建议在LDO之前加入10Ω左右电阻和磁珠与输入端10uF左右电容，形成低通滤波，滤除高频纹波与尖峰噪声。

【基准VREFH】基准电路设计包括两部分：电容选取、基准噪声。VREFH管脚位置的大电容是片内SAR型ADC的一部分，此类ADC基于开关电容电荷重新分配原理，在确定输出代码LSB过程中，需要从VREFH管脚获得瞬态电荷。例如，使用了两个10uF的X5R材质低ESR陶瓷电容和104电容并联，并且在PCB布局时以尽量短的走线和覆铜连接到VREFH管脚，电容的接地焊盘需要就进放置多个过孔至PCB接地平面，以降低连接阻抗。

基准的噪声需要选择低噪声基准。例如，使用了低成本的AZ432搭建3.1V基准，低频噪声10uVpp，典型温漂20ppm。对温漂有更高要求时，可以选用TPR3525，低频噪声50uVpp，典型温漂10ppm。

【接地平面】AGND和VREHL管脚需要就近放置过孔，连接到接地平面。PCB布局时需要把模拟器件、数字器件分区域放置，引导数字信号的开关电流不流经模拟电路的低平面，以避免串入数字开关噪声。详细地平面设计说明参考资料[6]。

【输入通道】需要注意，本测试中输入通道不能有普通电容，普通电容的容量随输入电压变化，使得低通截止频率变化，会引入明显失真。正常使用时，输入通道需要限制信号带宽，例如加入RC低通滤波，限制宽带噪声。

使用以上处理，HPM6750测试板的测试数据详见5.1节的表5.1。

静态参数测试

3.1 测试条件

使用正弦波输入信号，基于概率密度原理和累计直方图测试DNL、INL。当输入信号是理想正弦波时，ADC以固定频率采集，所输出数字代码的出现概率，理论上为固定值，如图 3.1所示。出现概率通过某一数字代码的出现次数，除以总采样点数计算。各个输出数字代码的测试出现概率，与理想出现概率之间的差值，是这个代码的宽度误差。统计最大宽度误差，得到差分非线性DNL。得到DNL之后，DNL的累计误差是积分非线性INL。

图 3.1 正弦波输入时的ADC输出代码直方图

图 3.1的直方图高度非线性，不能直接计算，通过累计直方图实现积分计算，可以实现直方图线性化（参考资料[3]）。IEEE1241标准6.4、7.4、8.2、8.4节，给出了以上基于正弦波信号和概率密度直方图方法的计算过程、公式、及测试条件。

结合IEEE1241中6.4节要求，本测试实际使用测试条件设置如图 3.1所示。

表 3.1 静态参数测试条件

【输入信号幅度】IEEE1241的6.4节描述，输入信号幅度需要轻微超出ADC测量范围，过载量根据输入噪声而定。因为在输入正弦波的波峰、波谷位置，ADC两个临近输出代码对应的输入电压差小，容易受噪声影响。本测试中，选用10%过载量，根据ADC输入范围0~3.1V，PSIEVM输出正弦波幅度设置为-0.3~3.4V，offset设置为1.55V。

【ADC采样速率】IEEE1241的6.4.1节描述，采样速率和输入信号频率必须互为质数，实现均匀遍历到所有的ADC输出代码。本测试中，输入正弦波频率2KHz，采样速率664Ksps，每个周期获得332个采样点，具有332个不同输出代码，通过小数位频率和大量采样点，实现均匀遍历所有的输出代码。

【采样点数】IEEE1241的6.4.1节描述，每一次采集的连续采样点数，包含整数个输入信号周期。这样保证每次的采样点在0~2π的相位上均匀分布。因为会使得多次采集的数据进行拼接时，输出代码的出现概率均匀分布。本测试中，每次采样点数约120K。

IEEE1241的6.4.3节描述，根据概率密度进行测试时，样本数量与测试精度、置信度的计算公式。本测试中使用大约30M采样点进行计算，存储在U盘中。

3.2 测试步骤

静态参数测试时，单次的连续采样数据，MCU先存储在HPM6750测试板的内存中，然后顺序存到U盘中，将多份采样数据拼接成几十兆采样点的数据记录文件，用于参数计算。测试的步骤如下。

(1) PC上位机设定正弦波信号源PSIEVM的频率频率、幅度、失调，使能输出；

(2) Segger Embedded Studio环境中启动ADC采集数据，并存储到U盘；

(3) U盘中的数据记录文件复制到电脑，数据文件的路径写入科学计算软件；

(4) 运行科学计算软件代码计算DNL、INL；

(5) 查看科学计算软件输出的图表和数据。

3.3 测试数据

本测试中从U盘读取的33M采样数据文件大小为128MB，导入科学计算软件获得的输出代码直方图如图 3.2所示，其中横轴X为ADC的输出代码值，纵轴Y为该代码的出现次数，以对数坐标显示。可以看到图 3.2包含了0~65535个输出代码，符合16位ADC的输出代码个数。

图 3.2 采样数据直方图

3.3.1 DNL

采样数据通过科学计算软件计算得到的DNL，如图 3.3所示，DNL最大值为+1.1~-0.92LSB。

图 3.3 DNL测试数据

3.3.2 INL

采样数据通过科学计算软件计算得到的INL，如图 3.4所示，INL最大值为+4~-4.2LSB。

图 3.4 INL测试数据

3.3.3 小结

根据以上测试数据，HPM6750片内16位ADC测得DNL为+1.1/-0.92LSB，INL为+4/-4.2LSB。

动态参数测试

4.1 测试条件

使用正弦波输入信号，基于FFT频谱分析，从频谱成分计算出SINAD、ENOB、SNR、THD参数。将噪声和谐波成分等效到ADC输入端，根据理想ADC的信噪比公式，可以得到有效位数ENOB。IEEE1241的9.2~9.4节，描述基于FFT方法的ENOB等参数计算过程、公式、及测试条件。

结合IEEE1241要求，本测试实际使用测试条件设置如表 1.1所示。

表 4.1 动态参数测试条件

【输入信号幅度】IEEE1241的9.2.3节描述，输入信号幅度接近ADC的满量程，但是不能出现削波。因为信噪比SNR和失真THD直接和输入信号幅值相关，但是幅度过大，接近削波时，将出现明显失真。本测试中选用93%FS，根据ADC输入范围0~3.1V，PSIEVM输出正弦波幅度设置为0.0775~3.0225V，offset设置为1.55V。

【采样速率】IEEE1241的9.3节描述，可选相干采样，或非相干采样加窗。本测试中选用后者，为了衡量ADC性能，采样速率选用最高值2MSPS。

【采样点数】IEEE1241的9.4.3节描述，采样点数增加时，随机噪声对正弦波测试结果的影响降低，可重复性更好。采样点数不应过多，以免正弦波信号源或ADC时钟信号中的频率漂移或相位噪声影响结果。本测试中选用20个整周波采样点数，即20K samples。

4.2 测试步骤

动态参数测试时，采样数据需要较少，ADC采集20个输入信号周期的连续数据，采集完成之后通过HPM6750的UART打印，通过TTL转USB线传输到电脑进行计算。

(1) PC上位机设定正弦波信号源PSIEVM的频率频率、幅度、失调，使能输出；

(2) Segger Embedded Studio环境中启动ADC采集数据，并通过UART打印；

(3) 采样数据文件的路径写入科学计算软件；

(4) 运行科学计算软件代码计算ENOB等参数；

(5) 查看科学计算软件输出的图表和数据。

4.3 测试数据

本测试中从UART打印20K点数据，导入科学计算软件看到的原始数据波形如图 4.1所示，可以看到波形幅值接近满量程。

图 4.1 动态参数测试数据的原始波形

4.4 ENOB、SINAD、SNR、THD

通过科学计算软件计算输出的频谱如图 4.2，蓝色是输入信号，红色是谐波，黑色是噪声。

图 4.2 动态参数测试数据的频谱

通过科学计算软件计算输出的动态参数值如表 4.2。需要注意动态参数测试与噪声相关，容易受干扰，需参考2.3节的描述仔细设计ADC外围电路。

表 4.2 动态参数测试数据

HPM6750片内16位ADC的采样速率最高可以设置至4MSPS，这种情况下的动态参数测试值如表 4.3。可以看到，ENOB等参数有一定幅度下降，需要更高采样速率而不是更高精度时，可以选择使用该设置。

表 4.3 动态参数测试数据（4MSPS）

4.5 小结

根据以上测试数据，HPM6750片内16位ADC在2MSPS最高采样速率下，测得ENOB为12.1位，SINAD为74.6dB，SNR为74.7dB，THD为-88.9dB。

采样速率最高可支持至4MSPS，测得ENOB为11位。

测试总结

5.1 实测参数与手册参数对比

汇总以上测试数据，HPM6750片内16位ADC的静态参数和动态参数如表 5.1所示。表中与HPM6750手册中的参数进行了对比，可以看到实测参数基本与手册符合。

表 5.1 实测参数与手册参数

如下表，静态参数部分与国外领先厂家的同类型SOC片内16位ADC参数进行对比。HPM6750的静态参数较好，DNL优于对比型号。INL约为±4LSB，优于S**32H750，与Lxx553x接近。

表 5.2 与国外厂家的静态参数对比

如下表，动态参数部分与国外领先厂家的同类型SOC片内16位ADC参数进行对比。HPM6750的动态参数与对比型号基本在同一水平，ENOB为12.1位，S**32H750为12.2位，Lxx553x为11.8位。

表 5.3 与国外厂家的动态参数对比

通过以上对比，HPM6750片内16位ADC的实测数据具有与同类型号S**32H750、Lxx553x几乎等同的性能，ENOB有效位数为12位，INL较好约±4LSB。

5.2 有效位数的区别

对于高分辨率ADC，关注实际能做到多少位，但是大部分情况下不具备搭建IEEE1421中正弦波测试环境的条件，测试有效位数ENOB。通常使用测量DC电压的方式，统计输出数据不跳动的位数，检查ADC的无噪声分辨率NFR。需要区分无噪声分辨率NFR，不等同于手册中的有效位数ENOB。NFR是测量直流或低频信号时，所关注的不跳动位数，而ENOB是测量交流动态信号关注的有效位数。NFR测量的是噪声的峰峰值，但没有包括ADC的非线性，ENOB测量的是噪声的均方值，还包括了ADC的非线性。高速ADC的手册中通常只标注动态参数ENOB，没有标注NFR，但是在ADC的非线性远小于噪声的峰峰值的情况下，可以从动态参数ENOB，估算能够获得的NFR。

【无噪声分辨率NFR的测试方法及计算】无噪声分辨率衡量ADC能够测量到最小直流信号，测试方法：输入端接地，或连接到一个通过大电容深度去耦低噪声的直流电压，然后采集大量采样点，并将其表示为直方图。外围电路设计良好时，等效到ADC输入端的噪声为白噪声，直方图呈正态分布。直方图的代码分布个数，表示峰峰值噪声，对应无噪声分辨率。

【有效位数ENOB的测试方法及计算】有效位数衡量ADC能够测量到的最小交流信号。测试方法：输入正弦信号，对采样数据进行FFT分析，计算所有噪声（包括量化噪声）和失真项的和方根值SINAD，并等效为ADC输入噪声，代替SNR，根据理想N位ADC的理论SNR公式，换算位数N。

SNR = 6.02N + 1.76dB

【通过ENOB估算NFR】根据参考资料[5]，针对交流输入信号的ENOB，与直流低频信号的无噪声分辨率NFR，有如下的换算关系：

ENOB = NFR+0.92

对于直流低频信号，ADC的ENOB约比NFR大1位（0.92位）。但是以上计算过程，没有考虑ADC非线性，外围电路噪声、以及输入信号噪声影响，是理想情况下能获得的无噪声分辨率NFR。实际电路中，NFR与外围电路直接相关，ADC外围AVDD管脚、VFEFH管脚、接地平面，以及直流输入信号自身的噪声，均会直接影响ADC输出代码跳动，需要仔细设计外围电路和PCB（参考资料[6]），才能获得预期的无噪声分辨率。

测量直流低频信号时，除了硬件措施，对高速ADC输出代码做数字平均滤波，是提高无噪声分辨率的有效方法。HPM6750片内16位ADC，做数字平均之后的无噪声分辨率如表 5.4所示。被测的信号是一节1.5V干电池，可以看到平均4次之后，NFR为11位以上；平均32次之后，NFR为12位以上。

表 5.4 HPM6750数字平均之后的无噪声分辨率

 参考资料

[1] IEEE Standard for Terminology and Test Methods for Analog-to-Digital Converters．IEEE Std 1241-2010．

[2] Histogram Measurement of ADC Nonlinearities Using Sine Waves．Jerome Blair,1994．

[3] Full-Speed Testing of A/D Converters．Joey Doernberg ,1984．

[4] ADC Input Noise: The Good, The Bad, and The Ugly. Is No Noise Good Noise．ADI,Analong Dialogue 40-02,February(2006) ．

[5] 高速模数转换器精度透视（第二部分）．ADI,技术文章．

[6] 第二章 ADC信号调理电路设计．周立功 ,面向AMetal框架与接口的编程(上)。

SAR ADC使用一个采样电容充电至输入信号电压，SAR逻辑对此电压做数据转换。然而，这个ADC内的采样电容是由外部的信号源直接充电的，也因着采样电容值、输入阻抗、还有外部线路影响，需要一段充电稳定时间来保证对输入信号电压量测的准确性。为达到好的ADC量测，必需设置足够的采样时间。否则，前一次在某一输入通道转换所残余在采样电容上的电荷，会影响目前正在进行转换通道的准确性。ADC精度不仅取决于ADC性能和功能，还取决于ADC周围的整体应用设计。此应用笔记旨在帮助用户如何设置正确软、硬件使ADC达到准确的量测，也提供相关应用上的注意事项。

AT32 ADC自校准功能可以补偿偏移误差，在ADC使用前先进行一次自校准可保证在数据手册揭示范围的任何环境条件之下，TUE小于4 LSB，也就是保证12位ADC静态准确度（accuracy）可达10位以上。

至于ADC的动态参数（如：ENOB）及其代表的误差程度，通常在语音和特定音频应用才会考虑，在一般MCU的应用场合不会太重视，在本文中也不于讨论。

就供电侧噪声而言，开关式电源模块通常内置快速切换功率晶体管，这会在输出中产生高频噪声，此切换噪声介于15 kHz至1 MHz之间，也需留意。线性稳压器的输出质量更佳。如果使用切换电源，建议使用线性稳压器供应模拟级。建议在电源线和地线之间连接具有优良高频特性的电容。应在靠近电源的位置安装一个0.1 μF和一个1至10 μF的电容。这些电容允许直流信号通过它们。小值电容过滤高频噪声，高值电容过滤低频噪声。要过滤高频噪声，还可使用与电源串联的铁氧体电感器（ferrite bead）。由于线的串行电阻极低，此解决方案导致的直流损失极低（可忽略不计），除非电流很大。

微控制器端VDD和VSS引脚的安装位置很接近，因此可以在尽量靠近的位置通过极短的引线将电容连接到微控制器。VDDA和VREF+引脚必须连接到两个外部去耦电容，100 nF陶瓷电容加上1 μF钽电容或陶瓷电容。注意数字地与模拟地应相互隔离，避免噪声串扰。

其它AT32型号MCU则没有以上限制（例如：AT32F403A、AT32F407、AT32F421、AT32F435/437等系列），所有具有ADC输入功能的GPIO引脚都是耐5V引脚。这类引脚在未使用作ADC输入信号而作为数字输入时，需设置为浮空输入、输入上拉、或输入下拉模式，就可以输入高于VDD的电压而不干扰ADC的操作。但使用者仍需注意输入电压不可超出5.5V。但作为ADC输入使用设置为模拟模式时，则失去耐5V特性，使用者需注意输入电压不可超出VDD+0.3V。

在GPIO引脚输入负电压也会干扰ADC的转换。注意输入电压不可低于-0.3V。

模拟输入信号噪声

• 采样平均滤波

• 添加外部滤波器

关于模拟信号源具有高输入阻抗特性或加入RC滤波器时，ADC的测量设置请详细参考第3章内容。

CPU生成的内部噪声

为使CPU（以及其他外设）对ADC的影响最小化，必须使采样和转换期间的数字信号变化量最小化（数字静默）。使用下列方法之一可以实现这一点（在采样和转换时间内实现）：

• 内部CPU变化量最小化（CPU停止，等待模式）

• 停止非必要外设（计时器、通信等）的时钟

PCB上与模拟输入走线交叉的数字走线可能影响模拟信号。通过让接地走线来屏蔽模拟信号，可以减少串扰产生的噪声。PCB布线时，应考虑对ADC输入信号给予屏蔽，可在信号线周围铺铜并就近接地，同时应尽量缩短走线距离。另外在ADC采样和转换时间内实现I/O引脚变化量最小化，对减小对ADC的干扰很有帮助。

沿敏感模拟信号布置接地走线，在PCB上提供屏蔽。双层PCB的另一侧也应具有接地板。这样可以防止干扰和I/O串扰影响信号。应使用屏蔽线缆将远距离信号（例如：传感器）连接到PCB或注意尽可能缩短PCB上信号的路径长度。晶振、时钟以及存在快速变化的信号线尽量远离ADC输入信号。

SAR ADC内部采样保持电容在采样开关接通后，在采保电容稳定时间内需要一个足够的充放电电流，而通常实际的信号电路若具有较高的输入阻抗，往往不能提供足够大的电流快速为ADC内采样电容充电。为此大部分的应用都采用在ADC输入管脚到地接一个外部大电容作为一个电荷存储器，即图3中的CEXT。这个电容参与采样时电路的充放电过程，以便向SAR ADC采样电容提供充足的电荷，而对内部采样电容进行快速充电，并且稳定ADC输入点的电压。此CEXT与RAIN组成的RC滤波器也顺带限制到达ADC输入端的带外噪声，同时也帮助衰减ADC输入端中开关电容频繁切换和通断的反冲噪声影响。当然此RC滤波器也限制了VAIN信号源的截止频率。

• 计算CEXT

• 计算RAIN

• 采样时间不足的后果

若遵照计算CEXT的方式在ADC输入放置足够大的CEXT，要使CADC稳定所需要的时间就显得非常短。另外也只有一个情况之下可以不需要CEXT就是RAIN很小的时候。一般来说RAIN很小是因为传感器有输出缓冲极，这是RAIN都小于100Ω。以上情况采样时间都容易满足。

不足的采样时间会造成ADC通道间互相干扰。就如本文开头所讨论的，这是因为电荷从一个通道累积在CADC上并转移到另一个通道，造成通道间互相影响。

• 信号源高阻的后果

使用者可以依照下述步骤调试ADC的采样时间：

• 首先设置ADC时钟频率为最高值，并设置采样周期为最大值；
• 尝试ADC转换并检视转换结果；
• 若转换数值符合预期，则可逐步调试减小采样周期并观察ADC转出值，以求得足够而不过长的采样时间；
• 若最大采样时间所得转换值不符合预期，使用者需要降低ADC时钟频率，或是照着前文计算并外加合适大小的CEXT；硬件设置完成后再修改软件设置，逐步调试出合适的采样时间及采样间隔。

• 采用平均法、移动平均法、或中值滤波；
• 对同一ADC通道采样两次，将第一次的值丢弃而使用第二次的采样的值。此种方式可以消除输入源内阻过大而在不同通道切换时，上一个通道的电压来不及从采样电阻放电而累积的电荷，导 致影响下一个通道的转换值；
• 若ADC输入信号大约在0V到VREF+/2时，可交替转换该ADC输入通道和内部VINTRV源，也可达到让采样电阻有足够时间充放电的效果，避免通道间干扰。若有内部VSSA通道，交替转换ADC输入通道和内部VSSA通道效果会更好且省时。因为让ADC采样电路放电到VSSA比起充放电到VINTRV可以以更快的采样时间达成。

当前的数字电源设计中，ADC 与定时器是最重要的两个外设，算法基于 ADC 的采样结果来计算更新 PWM 输出，以实现环路控制。一般情况下使用定时器的复位/周期事件或是某个比较事件来触发 ADC 转换，然后在 ADC 转换完成中断中执行环路算法，让 ADC 的转换频率、算法执行频率与 PWM 频率保持一致。但是某些情况下 ADC 的转换频率或是环路计算频率跟不上 PWM 的频率，需要对 ADC 的触发进行分频，实现每 N 个 PWM 周期触发一次 ADC 转换。本文基于STM32G474 介绍在高精度定时器与高级控制定时器中如何实现 ADC 的触发分频。