来源：ZLG致远电子 - 研发部

总线关闭是CAN节点比较重要的错误处理机制。在总线关闭状态下，CAN节点的恢复流程是怎样的？如何理解节点恢复流程的“快恢复”和“慢恢复”机制？本文将为大家详细分析总线关闭及恢复的机制和原理。

故障界定与总线关闭状态

为了避免某个设备因为自身原因（例如硬件损坏）导致无法正确收发报文而不断的破坏总线的数据帧，从而影响其它正常节点通信，CAN网络具有严格的错误诊断功能，CAN通用规范中规定每个CAN控制器中有一个发送错误计数器和一个接收错误计数器。根据计数值不同，节点会处于不同的错误状态，并根据计数值的变化进行状态转换，状态转换如下图所示。

以上三种错误状态表示发生故障的严重程度，总线关闭是节点最严重的错误状态。并且，节点在不同的状态下具有不同的特性，在总线关闭状态下，节点不能发送报文或应答总线上的报文，也就意味着不能再对总线有任何影响。

状态跳转和错误计数的规则使得节点在发生通信故障时有了较好的自我错误处理和恢复机制，从一种较严重的错误状态跳转到另一种严重性相对较低的状态，本质上就是一种恢复过程。图1所呈现的转换过程是CAN通用规范所要求的，我们从设备供应商买回来的CAN控制器已经把这些功能固化在硅片之中。

在通信过程中，错误主动和错误被动两种状态下节点的恢复过程一般不需要MCU进行额外的编程处理，直接使用CAN控制器固有功能即可。但对于总线关闭状态，往往不直接使用CAN控制器固有的恢复过程，而是对其进行编程控制，以实现“快恢复”和“慢恢复”机制。

注：
1、由于篇幅有限，关于错误计数的详细规则以及各状态下节点的具体特性不在本文进行讨论，读者可以查阅CAN的相关协议规范。
2、本文的“CAN控制器”是指已经实现了CAN通用协议物理层和数据链路层所要求的功能和特性的器件，如SJA1000；而“节点”是指把CAN控制器与MCU、收发器等相关器件进行整合开发出来的具有一定功能的CAN节点。

为什么需要对总线关闭状态的节点实现“快恢复”和“慢恢复”策略？

当节点进入总线关闭状态后，如果MCU仅是开启自动恢复功能，CAN控制器在检测到128次11个连续的隐性位后即可恢复通信，在实际的CAN通信总线中，这一条件是很容易达到的。

以125K的波特率为例，128*11*（1/125000）= 0.011264s。这意味着如果节点所在的CAN总线的帧间隔时间大于0.011264s，节点在总线空闲时间内便可轻易恢复通信。我们已经知道，当进入总线关闭状态时，节点已经发生了严重的错误，处于不可信状态，如果迅速恢复参与总线通信，具有较高的风险，因此，在实际的应用中，往往会通过MCU对CAN控制器总线关闭状态的恢复过程进行编程处理，以控制节点从总线关闭状态恢复到错误主动状态的等待时间，达到既提高灵活性又保证节点在功能上的快速响应性的目的。具体包括“快恢复”和“慢恢复”策略，两种策略一般同时应用。

通过以上的讨论，我们可以知道，节点进入总线关闭状态后，存在以下几种恢复情况：

• MCU仅开启CAN控制器的自动恢复功能，节点只需检测到128次11个连续的隐性位便可以恢复通信，恢复过程如图1所示。

• MCU没有开启CAN控制器的自动恢复功能，也不主动干预总线关闭错误，节点将一直无法“自动”恢复总线通信，只能通过重新上电的方式使节点恢复, 恢复过程如图2所示。

• MCU对CAN控制器的恢复过程进行编程处理，这时，节点的恢复行为由具体的编程逻辑决定，各厂家普遍采用了先“快恢复”后“慢恢复”的恢复策略，恢复过程如图3所示。

MCU如何实现“快恢复”和“慢恢复”？

MCU编程实现总线关闭“快恢复”和“慢恢复”的一般过程可用以下流程图描述：

节点以正常发送模式发送报文的过程中，如果出现了发送错误，发送错误计数会增加，只要发送错误计数没有超过255， CAN控制器便会自动重发报文，如果出现多次发送错误，使发送错误计数累加超过255，则节点跳转为总线关闭状态。MCU能够第一时间知道节点进入了总线关闭状态（例如在错误中断处理逻辑中查询状态寄存器的相应位），这时MCU控制CAN控制器进入“快恢复”过程，即控制CAN控制器停止报文收发，并进行等待，计时达到需要的时间T1（如100ms）后，MCU重新启动恢复CAN控制器参与总线通信，这样便完成了一次“快恢复”过程。

节点每进入一次“快恢复”过程时，MCU会对此进行计数，当节点“快恢复”计数达到设定的值N（如5次），则后续再次进入总线关闭状态时MCU把恢复总线通信的等待时间T2进行延长（如1000ms），这样便实现了“慢恢复”过程。“快恢复”和“慢恢复”过程的主要区别就在于恢复节点参与总线通信的等待时间的不同。

通过MCU对于总线关闭后的恢复行为进行编程控制，实际上是对CAN控制器的错误管理和恢复机制进行了补充，使得总线关闭状态后的恢复过程更加灵活，更能适应实际应用的需要。对于 “快恢复”和“慢恢复”的等待时间，以及“快恢复”计数多少次后进入“慢恢复”过程，不同厂家可根据具体的需求进行编程实现。

实测总线关闭恢复过程

通过广州致远电子有限公司的CAN总线分析仪的流量分析功能，可以很方便分析总线关闭后节点的恢复过程及测试“快恢复”和“慢恢复”的恢复时间。

第一步，连接DUT但先不要上电。按以下配置，使能接收干扰功能，并开启报文读取功能。

第二步，给DUT上电，并采集一段时间报文，停止采集后使用流量分析功能进行分析。

第三步，鼠标放置于波形“团”（本文把包含多帧密集帧的波形称为波形“团”）之间读取恢复时间。

至此，我们便可以得出结论：该DUT对总线关闭的恢复过程进行了编程控制，采用了先“快恢复”后“慢恢复”的恢复机制，节点进入总线关闭状态后，进行一次“快恢复”过程，后续进行“慢恢复”过程，两个恢复过程的恢复时间分别为27.5ms和209.5ms。

那么，我们该如何根据所得波形理解该DUT进入总线关闭状态及恢复通信的整个过程呢？

把第一个波形“团”放大得到下图：

可以清晰的看到，波形“团”中包含共32帧CAN报文。把其余各波形“团”放大后也都是包含32帧，这里不再把详细的图片贴出来。

DUT上电后，初始发送和接收错误计数都为0。由于在测试时配置了接收干扰功能，当DUT开始发送报文后，每一帧报文都受到CAN总线分析仪的干扰而出现发送错误，第一次发送时发送错误计数加8，并自动重发，第二次发送时错误计数再加8，直到发送了32次后，发送错误计数大于255，根据图3的错误状态的转换规则，这时DUT跳转为总线关闭状态，MCU控制进入“快恢复”过程同时对“快恢复”次数进行计数，并等待约27ms后，MCU控制DUT从总线关闭状态恢复为错误主动状态，由MCU继续启动发送，由于仍然受CAN总线分析仪的持续干扰，发送32帧后再次进入总线关闭状态，再次执行“快恢复”或“慢恢复”过程，以此类推。

根据流量分析的结果可知，该DUT进入“快恢复”的计数达到1次后便执行“慢恢复”过程，“慢恢复”等待时间约为209ms。

注：
1、干扰的设置可以根据需要设置其他的参数，只要保证能对DUT发送的帧进行干扰使其出现发送错误即可。
2、为了分析完整的总线关闭恢复过程，建议DUT和CAN总线分析仪连接好后，先开启“报文读取”和“接收干扰”功能后再上电DUT。因为这样能确保DUT的接收错误计数和发送错误计数的初始计数都为0。
3、需要对DUT进行连续的干扰，否则DUT恢复后成功发送了报文，“快恢复”次数的计数会递减，这不利于分析DUT总线关闭后的整个恢复行为。
4、总线关闭后节点的“恢复”是指恢复参与总线的通信，但并不意味着恢复后一定能成功发送或接收报文。如上述案例，DUT恢复通信后由于仍然受CAN总线分析仪的干扰，导致报文发送再次失败。

总结

在总线关闭状态下，“快恢复”和“慢恢复”不是CAN控制器固有的功能，而是通过MCU的编程逻辑实现的恢复机制，是总线关闭状态下恢复过程的补充，使恢复过程更具有灵活性。

如果一座只能容一个人来往的独木桥，两端的人都想要过桥，为了不拥挤、阻塞，那我们就得采取有效的办法。比如规定某段时间哪端的人过桥，另一端的人就等着该他过桥的时间段的到来，同时也还可以规定人多时要按先来后到或年龄长幼的次序过桥。在这不经意间，我们就体会到了现代电子信息数据通过总线按时分系统传输的最原始的思想。

现代网络信息的发展，特别是对于成本和空间而言，总线传输替代点对点传输是目前发展的热点，它的出现将给信息传输上提供了最大的方便和最有效的技术解决方案。假如一个微处理器与它的部件和外围设备都分别用点对点的线路来连接通讯，则所有连线将会错综复杂，甚至难以实现。

目前与我们生活习习相关的一系列活动都无不牵涉到总线技术的应用，如我们上英特网、给亲戚朋友打电话、用U盘来存储信息等。虽然流行的总线所采取的形式不同，但他们主要的原则性思想无非就是时分系统、频分系统、相分系统和码分系统等。常言道“兵来将挡，水来土淹”，面对种类繁多的总线，我们只有从基本原理出发，从骨子里去了解它的实质，而不要被它形式多样的外表所迷惑，才能熟练掌握和灵活运用眼下正在或将要用到的各种总线技术。

1. 总线的定义及分类

1.1 定义

总线，英文叫作“BUS”,即我们中文的“公共车”，这是非常形象的比如，公共车走的路线是一定的，我们任何人都可以坐公共车去该条公共车路线的任意一个站点。如果把我们人比作是电子信号，这就是为什么英文叫它为“BUS”而不是“CAR”的真正用意。当然，从专业上来说，总线是一种描述电子信号传输线路的结构形式，是一类信号线的集合，是子系统间传输信息的公共通道。通过总线能使整个系统内各部件之间的信息进行传输、交换、共享和逻辑控制等功能。如在计算机系统中，它是CPU、内存、输入、输出设备传递信息的公用通道，主机的各个部件通过主机相连接，外部设备通过相应的接口电路再于总线相连接。

1.2 分类

总线分类的方式有很多，如被分为外部和内部总线、系统总线和非系统总线等等，下面是几种最常用的分类方法。

1.2.1 按功能分

最常见的是从功能上来对数据总线进行划分，可以分为地址总线（address bus）、数据总线（data bus）和控制总线（control bus）。在有的系统中，数据总线和地址总线可以在地址锁存器控制下被共享，也即复用。

地址总线是专门用来传送地址的。在设计过程中，见得最多的应该是从CPU地址总线来选用外部存储器的存储地址。地址总线的位数往往决定了存储器存储空间的大小，比如地址总线为16位，则其最大可存储空间为216（64KB）。

数据总线是用于传送数据信息，它又有单向传输和双向传输数据总线之分，双向传输数据总线通常采用双向三态形式的总线。数据总线的位数通常与微处理的字长相一致。例如Intel 8086微处理器字长16位，其数据总线宽度也是16位。在实际工作中，数据总线上传送的并不一定是完全意义上的数据。

控制总线是用于传送控制信号和时序信号。如有时微处理器对外部存储器进行操作时要先通过控制总线发出读/写信号、片选信号和读入中断响应信号等。控制总线一般是双向的，其传送方向由具体控制信号而定，其位数也要根据系统的实际控制需要而定。

1.2.2 按传输方式分

按照数据传输的方式划分，总线可以被分为串行总线和并行总线。从原理来看，并行传输方式其实优于串行传输方式，但其成本上会有所增加。通俗地讲，并行传输的通路犹如一条多车道公路，而串行传输则是只允许一辆汽车通过单线公路。目前常见的串行总线有SPI、I2C、USB、IEEE1394、RS232、CAN等；而并行总线相对来说种类要少，常见的如IEEE1284、ISA、PCI等。

1.2.3 按时钟信号方式分

按照时钟信号是否独立，可以分为同步总线和异步总线。同步总线的时钟信号独立于数据，也就是说要用一根单独的线来作为时钟信号线；而异步总线的时钟信号是从数据中提取出来的，通常利用数据信号的边沿来作为时钟同步信号。

2. 总线传输基本原理

依据前面对总线的定义可知总线的基本作用就是用来传输信号，为了各子系统的信息能有效及时的被传送，为了不至于彼此间的信号相互干扰和避免物理空间上过于拥挤，其最好的办法就是采用多路复用技术，也就是说总线传输的基本原理就是多路复用技术。所谓多路复用就是指多个用户共享公用信道的一种机制，目前最常见的主要有时分多路复用、频分多路复用和码分多路复用等。

2.1 时分多路复用（TDMA）

时分复用是将信道按时间加以分割成多个时间段，不同来源的信号会要求在不同的时间段内得到响应，彼此信号的传输时间在时间坐标轴上是不会重叠。

2.2 频分多路复用（FDMA）

频分复用就是把信道的可用频带划分成若干互不交叠的频段，每路信号经过频率调制后的频谱占用其中的一个频段，以此来实现多路不同频率的信号在同一信道中传输。而当接收端接收到信号后将采用适当的带通滤波器和频率解调器等来恢复原来的信号。

2.3 码分多路复用（CDMA）

码分多路复用是所被传输的信号都会有各自特定的标识码或地址码，接收端将会根据不同的标识码或地址码来区分公共信道上的传输信息，只有标识码或地址码完全一致的情况下传输信息才会被接收。

3. 总线的通信协议

对于总线的学习，了解其通讯协议是整个过程中最关键的一步，所有介绍总线技术的资料都会花很大的篇幅来描述其协议，特别是ISO/OSI的那七层定义。其实要了解一种总线的协议，最主要的就是去了解总线的帧数据每一位所代表的特性和意义，总线各节点间有效数据的收发都是通过各节点对帧数据位或段的判断和确信来得以实现。

如图1所示是常见的I2C总线上传输的一字节数据的数据帧，其总线形式是由数据线SDA和时钟SCL构成的双线制串行总线，并接在总线上的电路模块即可作为发送器（主机）又可作为接收器（从机）。帧数据中除了控制码（包括从机标识码和访问地址码）与数据码外还包括起始信号、结束信号和应答信号。

起始信号：SCL为高电平时，SDA由高电平向低电平跳变，开始传送数据。

控制码：用来选泽操作目标与对象，即接通需要控制的电路，确定控制的种类对象。在读期间，也即SCL时钟线处于时钟脉冲高电平时，SDA上的数据位不会跳变。

数据码：是主机向从机发送的具体的有用的数据（如对比度、亮度等）和信息。在读期间，SDA上的数据位不会跳变。

应答信号：接收方收到8bit数据后，向发送方发出特定的低电平。读/写的方向与其它数据位正好相反，也即是由从机写出该低电平，主机来读取该低电平。

结束信号：SCL为高电平时，SDA由低电平向高电平跳变表示数据帧传输结束。

当然不同的总线其数据位或段的定义肯定不同，但依据同样的原理可以更快的去了解它的协议的特性和特点。虽然其信息帧的大小不一，但具体的某一数据位或数据段都类似于本文所提及的I2C总线，会依据它的协议的要求来定义它所达标的意义和功能。

4. 主要技术指标

评价总线的主要技术指标是总线的带宽（即传输速率）、数据位的宽度（位宽）、工作频率和传输数据的可靠性、稳定性等。

4.1 带宽（传输速率）、位宽和工作频率

总线的带宽指的是单位时间内总线上传送的数据量，即每钞传送MB的最大数据传输率。总线的位宽指的是总线能同时传送的二进制数据的位数，或数据总线的位数，即32位、64位等总线宽度的概念；总线的位宽越宽，数据传输速率越大，总线的带宽就越宽。总线的工作时钟频率以MHz为单位，它与传输的介质、信号的幅度大小和传输距离有关。在同样硬件条件下，我们采用差分信号传输时的频率常常会比单边信号高得多，这是因为差分信号的的幅度只有单边信号的一半而已。

总线的带宽、位宽和工作频率，这三者密切相关，它们之间的关系：

4.2 传输数据的可靠性

可靠性是评定总线最关键的参数，没有可靠性，传输的数据都是错误的信息，便就失去了总线的实际意义。为了提高总线的可靠性，通常采用的措施有：

采用数据帧发送前发送器对总线进行侦听，只有侦听到总线处于空闲状态下时才可向总线传送数据帧，这样避免了不同节点的数据冲突。

采用双绞线差分信号来传送数据，以降低单线的电压升降幅度，减小信号的边沿产生的高次谐波。

适当的让数据的边沿具有一定的斜坡。

增加匹配电阻和电容等来减少总线上信号的发射和平衡总线上的分布电容等。

采用合适的网络拓扑结构和屏蔽技术等来减少受其他信号的干扰。

还有就是在软件上通过数字滤波、数据校验纠错等措施来提高数据传输的可靠性。

5. 结束语

学习是一个循序渐进的过程，对总线技术的学习和理解也是随着其技术的不断发展而不断更新的过程。子曰“工欲善其事，必先利其器。”只有从最基本的原理出发，打好基础，才能在今后的学习中融会贯通，前仆后继，更进一步深入该知识点和拓宽知识面。

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IICvs SPI

现今，在低端数字通信应用领域，我们随处可见IIC (Inter-Integrated Circuit) 和 SPI (Serial Peripheral Interface)的身影。原因是这两种通信协议非常适合近距离低速芯片间通信。Philips（for IIC）和Motorola（for SPI） 出于不同背景和市场需求制定了这两种标准通信协议。

IIC 开发于1982年，当时是为了给电视机内的CPU和外围芯片提供更简易的互联方式。电视机是最早的嵌入式系统之一，而最初的嵌入系统是使用内存映射（memory-mapped I/O）的方式来互联微控制器和外围设备的。要实现内存映射，设备必须并联入微控制器的数据线和地址线，这种方式在连接多个外设时需大量线路和额外地址解码芯片，很不方便并且成本高。

为了节省微控制器的引脚和和额外的逻辑芯片，使印刷电路板更简单，成本更低，位于荷兰的Philips实验室开发了 ‘Inter-Integrated Circuit’，IIC 或 IIC ，一种只使用二根线接连所有外围芯片的总线协议。最初的标准定义总线速度为100kbps。经历几次修订，主要是1995年的400kbps，1998的3.4Mbps。

有迹象表明，SPI总线首次推出是在1979年，Motorola公司将SPI总线集成在他们第一支改自68000微处理器的微控制器芯片上。SPI总线是微控制器四线的外部总线（相对于内部总线）。与IIC不同，SPI没有明文标准，只是一种事实标准，对通信操作的实现只作一般的抽象描述，芯片厂商与驱动开发者通过data sheets和application notes沟通实现上的细节。

SPI

对于有经验的数字电子工程师来说，用SPI互联两支数字设备是相当直观的。SPI是种四根信号线协议（如图）：

§ SCLK: Serial Clock (output from master);

§ MOSI; SIMO: Master Output, Slave Input(output from master);

§ MISO; SOMI: Master Input, Slave Output(output from slave);

§ SS: Slave Select (active low, outputfrom master).

SPI是［单主设备（ single-master ）］通信协议，这意味着总线中的只有一支中心设备能发起通信。当SPI主设备想读/写［从设备］时，它首先拉低［从设备］对应的SS线（SS是低电平有效），接着开始发送工作脉冲到时钟线上，在相应的脉冲时间上，［主设备］把信号发到MOSI实现“写”，同时可对MISO采样而实现“读”，如下图：

SPI有四种操作模式——模式0、模式1、模式2和模式3，它们的区别是定义了在时钟脉冲的哪条边沿转换（toggles）输出信号，哪条边沿采样输入信号，还有时钟脉冲的稳定电平值（就是时钟信号无效时是高还是低）。每种模式由一对参数刻画，它们称为时钟极（clock polarity）CPOL与时钟期（clock phase）CPHA。

［主从设备］必须使用相同的工作参数——SCLK、CPOL 和 CPHA，才能正常工作。如果有多个［从设备］，并且它们使用了不同的工作参数，那么［主设备］必须在读写不同［从设备］间重新配置这些参数。以上SPI总线协议的主要内容。SPI不规定最大传输速率，没有地址方案；SPI也没规定通信应答机制，没有规定流控制规则。事实上，SPI［主设备］甚至并不知道指定的［从设备］是否存在。这些通信控制都得通过SPI协议以外自行实现。例如，要用SPI连接一支［命令-响应控制型］解码芯片，则必须在SPI的基础上实现更高级的通信协议。SPI并不关心物理接口的电气特性，例如信号的标准电压。在最初，大多数SPI应用都是使用间断性时钟脉冲和以字节为单位传输数据的，但现在有很多变种实现了连续性时间脉冲和任意长度的数据帧。

IIC

与SPI的单主设备不同，IIC 是多主设备的总线，IIC没有物理的芯片选择信号线，没有仲裁逻辑电路，只使用两条信号线—— ‘serial data’ (SDA) 和 ‘serial clock’ (SCL)。IIC协议规定：

§ 第一，每一支IIC设备都有一个唯一的七位设备地址；

§ 第二，数据帧大小为8位的字节；

§ 第三，数据（帧）中的某些数据位用于控制通信的开始、停止、方向（读写）和应答机制。

IIC 数据传输速率有标准模式（100 kbps）、快速模式（400 kbps）和高速模式（3.4 Mbps），另外一些变种实现了低速模式（10 kbps）和快速+模式（1 Mbps）。

物理实现上，IIC 总线由两根信号线和一根地线组成。两根信号线都是双向传输的，参考下图。IIC协议标准规定发起通信的设备称为主设备，主设备发起一次通信后，其它设备均为从设备。

IIC 通信过程大概如下。首先，主设备发一个START信号，这个信号就像对所有其它设备喊：请大家注意！然后其它设备开始监听总线以准备接收数据。接着，主设备发送一个7位设备地址加一位的读写操作的数据帧。当所设备接收数据后，比对地址自己是否目标设备。如果比对不符，设备进入等待状态，等待STOP信号的来临；如果比对相符，设备会发送一个应答信号——ACKNOWLEDGE作回应。

当主设备收到应答后便开始传送或接收数据。数据帧大小为8位，尾随一位的应答信号。主设备发送数据，从设备应答；相反主设备接数据，主设备应答。当数据传送完毕，主设备发送一个STOP信号，向其它设备宣告释放总线，其它设备回到初始状态。

基于IIC总线的物理结构，总线上的START和STOP信号必定是唯一的。另外，IIC总线标准规定SDA线的数据转换必须在SCL线的低电平期，在SCL线的高电平期，SDA线的上数据是稳定的。

在物理实现上，SCL线和SDA线都是漏极开路（open-drain），通过上拉电阻外加一个电压源。当把线路接地时，线路为逻辑0，当释放线路，线路空闲时，线路为逻辑1。基于这些特性，IIC设备对总线的操作仅有“把线路接地”——输出逻辑0。

IIC总线设计只使用了两条线，但相当优雅地实现任意数目设备间无缝通信，堪称完美。我们设想一下，如果有两支设备同时向SCL线和SDA线发送信息会出现什么情况。

基于IIC总线的设计，线路上不可能出现电平冲突现象。如果一支设备发送逻辑0，其它发送逻辑1，那么线路看到的只有逻辑0。也就是说，如果出现电平冲突，发送逻辑0的始终是“赢家”。

总线的物理结构亦允许主设备在往总线写数据的同时读取数据。这样，任何设备都可以检测冲突的发生。当两支主设备竞争总线的时候，“赢家”并不知道竞争的发生，只有“输家”发现了冲突——当它写一个逻辑1，却读到0时——而退出竞争。

10位设备地址

任何IIC设备都有一个7位地址，理论上，现实中只能有127种不同的IIC设备。实际上，已有IIC的设备种类远远多于这个限制，在一条总线上出现相同的地址的IIC设备的概率相当高。为了突破这个限制，很多设备使用了双重地址——7位地址加引脚地址（external configuration pins）。IIC 标准也预知了这种限制，提出10位的地址方案。

10位的地址方案对 IIC协议的影响有两点：

§ 第一，地址帧为两个字节长，原来的是一个字节；

§ 第二，第一个字节前五位最高有效位用作10位地址标识，约定是“11110”。

除了10位地址标识，标准还预留了一些地址码用作其它用途，如下表：

时钟拉伸

在 IIC 通信中，主设备决定了时钟速度。因为时钟脉冲信号是由主设备显式发出的。但是，当从设备没办法跟上主设备的速度时，从设备需要一种机制来请求主设备慢一点。这种机制称为时钟拉伸，而基于I²C结构的特殊性，这种机制得到实现。当从设备需要降低传输的速度的时候，它可以按下时钟线，逼迫主设备进入等待状态，直到从设备释放时钟线，通信才继续。

高速模式

原理上讲，使用上拉电阻来设置逻辑1会限制总线的最大传输速度。而速度是限制总线应用的因素之一。这也说明为什么要引入高速模式（3.4 Mbps）。在发起一次高速模式传输前，主设备必须先在低速的模式下（例如快速模式）发出特定的“High Speed Master”信号。为缩短信号的周期和提高总线速度，高速模式必须使用额外的I/O缓冲区。另外，总线仲裁在高速模式下可屏蔽掉。更多的信息请参与总线标准文档。

IIC vs SPI: 哪位是赢家？

我们来对比一下IIC 和 SPI的一些关键点：

第一，总线拓扑结构/信号路由/硬件资源耗费

IIC 只需两根信号线，而标准SPI至少四根信号，如果有多个从设备，信号需要更多。一些SPI变种虽然只使用三根线——SCLK, SS和双向的MISO/MOSI，但SS线还是要和从设备一对一根。另外，如果SPI要实现多主设备结构，总线系统需额外的逻辑和线路。用IIC 构建系统总线唯一的问题是有限的7位地址空间，但这个问题新标准已经解决——使用10位地址。从第一点上看，IIC是明显的大赢家。

第二，数据吞吐/传输速度

如果应用中必须使用高速数据传输，那么SPI是必然的选择。因为SPI是全双工，IIC 的不是。SPI没有定义速度限制，一般的实现通常能达到甚至超过10 Mbps。IIC 最高的速度也就快速+模式（1 Mbps）和高速模式（3.4 Mbps），后面的模式还需要额外的I/O缓冲区，还并不是总是容易实现的。

第三，优雅性

IIC 常被称更优雅于SPI。公正的说，我们更倾向于认为两者同等优雅和健壮。IIC的优雅在于它的特色——用很轻盈的架构实现了多主设备仲裁和设备路由。但是对使用的工程师来讲，理解总线结构更费劲，而且总线的性能不高。

SPI的优点在于它的结构相当的直观简单，容易实现，并且有很好扩展性。SPI的简单性不足称其优雅，因为要用SPI搭建一个有用的通信平台，还需要在SPI之上构建特定的通信协议软件。也就是说要想获得SPI特有而IIC没有的特性——高速性能，工程师们需要付出更多的劳动。另外，这种自定的工作是完全自由的，这也说明为什么SPI没有官方标准。IIC和SPI都对低速设备通信提供了很好的支持，不过，SPI适合数据流应用，而IIC更适合“字节设备”的多主设备应用。

小结

在数字通信协议簇中，IIC和SPI常称为“小”协议，相对Ethernet, USB, SATA, PCI-Express等传输速度达数百上千兆字节每秒的总线。但是，我们不能忘记的是各种总线的用途是什么。“大”协议是用于系统外的整个系统之间通信的，“小”协议是用于系统内各芯片间的通信，没有迹象表明“大”协议有必要取代“小”协议。IIC和SPI的存在和流行体现了“够用就好”的哲学。回应文首，IIC和SPI如此的流行，它是任何一位嵌入式工程师必备的工具。