电路设计

1 、电路设计原理

(1)电路板设计主要分为3个步骤:设计电路原理图、生成网络表、设计印制电路版。

(2) 网络表是电路原理设计和印制电路板设计中的一个桥梁,它是设计工具软件自动布线的灵魂。

(3)网络表的格式包括2部分:元器件声明和网络定义。(缺少任一部分都有可能在布线的时候出错)

(4) 电路原理图设计不仅是整个电路设计的第一步,也是电路设计的基础。包括以下的一些具体步骤:

A、建立元器件库中没有的库元件。
B、设置图纸属性。
C、放置元件。
D、原理图布线。
E、检查与校对。
F、电路分析与仿真。
G、生成网络表。
H、保存与输出。

2、 PCB 电路设计

(1)PCB 设计是电子产品物理结构设计的一部分,它的主要任务是根据电路的原理和所需元件的封装形式进行物理结构的布局和布线。

(2)PCB 设计包括下面一些具体步骤:

A、建立封装库中没有的封装。
B、规划电路板。
C、载入网络表和元件封装。
D、布置元件封装。
E、布线。
F、设计规则检查。
G、PCB 仿真分析。
H、存档输出。

3、多层 PCB 设计的注意事项

(1)高频信号线一定要短,不可以有尖角(90度直角),两根线之间的距离不宜平行、过近,否则可能会产生寄生电容。

(2)如果是两面板,一面的线布成横线,一面的线布成竖线,尽量不要布成斜线。

(3)一般来说,线宽一般为0.3mm,间隔也为0.3mm,这个长度约为8~10mil。但是对于电源线或者大电流线应该有足够宽度,一般需要60~80mil。焊盘一般为64mil。

(4)单面板的生产工艺都很差,因此,单面板的焊盘尽量做得大一些,线要尽量粗一些。

(5)铜膜线的地线应该在电路板的周边,同时将电路上可以利用的空间全部使用铜箔做地线,增强屏蔽能力,并且防止寄生电容。

(6)电路图上的地线表示电路中的零电位,并用作电路中其他各点的公共参考点,在实际电路中由于地线阻抗的存在,必然会带来共阻干扰,因此,在布线是,不能将具有地线符号的点随便连接在一起,这可能引起有害的耦合而影响电路的正常工作。

4 、PCB 设计中的可靠性知识

(1)地线设计:在电子设备中,接地是控制干扰的重要方法。

A、正确选择单点接地与多点接地。
a、在低频电路中(工作频率小于1MHz),采用一点接地。
b、在高频电路中(工作频率大于10MHz),采用就近多点接地。

B、将数字电路与模拟电路分开,两者地线不要相混。分别与电源端地线相连。

C、尽量加粗地线。若地线很细,接地电位则随电流的变化而变化,如有可能,接地线的宽度应大于3mm。

D、将接地线构成环路,可以明显提高抗噪声能力。

(2)电磁兼容性设计

A、选择合理的导线宽度。

a、瞬变电流在印制线条上所产生的冲击干扰主要是由印制导线的电感成分造成的。
b、时钟引线、行驱动器和总线驱动器的信号线常常载有大的瞬变电流,导线要尽可能短。
c、对于分立元件,导线宽度载1.5mm 左右可满足要求。
d、对于集成电路,导线宽度可在0.2mm~1mm 之间选择。

B、采用正确的布线策略:最好采用井字形网状布线结构。

a、PCB 的一面横向布线,另一面纵向布线,然后在交叉孔处用金属化孔相连。
b、尽量减少导线的不连续性,例如导线不要突变,拐角应大于90度。
c、尽量避免长距离的平行走线,尽可能拉开线与线之间的距离。
d、信号线与地线及电源线尽可能不交叉。
e、在一些对干扰十分敏感的信号线之间设置一根地线,可以有效抑制串扰。

C、抑制反射干扰。

(3)去耦电容配置。

配置去耦电容可以抑制因负载变化而产生的噪声,是印制电路板的可靠性设计的一种常规做法。

配置原则如下:

A、 电源输入端跨接一个10~100uF 的电解电容。
B、 为每个集成电路芯片配置一个0.01uF 的陶瓷电容。
C、 对于噪声能力弱、关断时电流变化大的器件和 ROM、RAM 等存储型器件,应在芯片的电源线和地线之间直接接入去耦电容。
D、去耦电容的引线不能过长,特别是高频旁路电容不能带引线。

(4) PCB 的尺寸与器件的布置。

A、相互有关的元件尽量放得靠近一些。
B、时钟发生器、晶振和 CPU 的时钟输入端易产生干扰,要相互靠近一些。
C、易产生噪声的元件、小电流电路、大电流电路等应尽量原理逻辑电路。

(5)散热设计。

5 、电子设计原理

(1) EDA 是指以计算机为工作平台,融合了应用电子技术、计算机技术、智能化技术最新成果而研制成的 电子CAD通用软件包。利用 EDA 工具,电子工程师可以将电子产品的由电路设计、性能分析到 IC 设计图或 PCB 设计图整个过程在计算机上自动处理完成。

(2)“自顶向下”的设计方法。

先从系统设计入手,在顶层进行功能框图的划分和结构设计。在框图一级进行仿真和纠错,并用硬件描述语言对高层次的系统行为进行描述,在系统一级进行验证,然后用综合优化工具生成具体的门电路网表,其对应的物理实现级可以是 PCB 或专用集成电路。

(3)VHDL 是一种全方位的硬件描述语言,包括系统行为级、寄存器传输级和逻辑门级多个设计层次,支持结构、数据流、行为3种描述形式的混合描述。

6、电子电路测试原理与方法

(1)故障检测:判断故障是否存在,即只判断有无故障。

(2)故障诊断(故障定位):不仅判断故障是否存在,而且指出故障位置。

(3)仿真:对设计过程中得到的电路参数验证其正确性。

(4)测试:判断产品是否合格。

(5)可测试设计的3个方面是:测试生成、测试验证、测试设计。

(6)JTAG 测试接口是 IC 芯片测试方法的标准。

7 、硬件抗干扰测试

(1)形成干扰的3个基本要素:干扰源、传播路径和敏感器件。

(2)干扰的耦合方式:干扰源产生的干扰信号要通过一定的耦合通道才对系统产生作用。

A、直接耦合:最有效的方式是加入去耦电容。
B、公共阻抗耦合。
C、电容耦合。
D、电磁感应耦合(磁场耦合)。
E、漏电耦合。

(3)抑制干扰源的技术:尽可能减小干扰源的 du/dt 和 di/dt,这是抗干扰设计中最优先考虑和最重要的原则。

A、 主要通过在干扰源两端并联电容来实现减小干扰源的 du/dt。
B、 主要通过在干扰源回路串联电感或电阻及增加续流二极管来实现 di/dt。

(4)切断干扰传播路径的技术

A、充分考虑电源对嵌入式系统的影响。例如给电源加滤波电路或稳压器。
B、若微处理器的 I/O 口接控制电机等噪声器件,应在 I/O 和噪声源之间加隔离。
C、晶振与微处理器的引脚尽量靠近,用地线把时钟区隔离起来,晶振外壳接地并固定。
D、电路板合理分区,如强、弱信号,数字、模拟信号。
E、尽可能将干扰源与敏感元件远离。
F、用地线把数字区与模拟区隔离。
G、数字地与模拟地要分离,最后再一点接于电源地。
H、微处理器和大功率器件的地线要单独接地,以减小互相干扰。
I、大功率器件尽可能放在电路板边缘。

(5)提高敏感元件的抗干扰性能

A、布线时尽量减少回路环的面积,以降低感应噪声。
B、电源线和地线要尽量粗,除减小压降外,更重要的是降低耦合噪声。
C、微处理器闲置的 I/O 口不要悬空,要接地或接电源。
D、其他 IC 的闲置端在不改变系统逻辑的情况下接地或电源。
E、使用电源监控及看门狗电路,可大幅度提高整个电路的抗干扰性能。
F、在满足要求的前提下,尽量降低微处理器的晶振和选用低速数字电路。

转自: 沉舟侧畔

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1 总体描述:

DM9000A的PHY 能够以10BASE-T 的标准在UTP3\4\5或者以100BASE-T的标准在UTP5上接口通信。它的自动协商功能是够自动配置DM9000A最大地发挥出自身性能。它同时支持IEEE 802.3X全双工数据流通信。

2、结构图:

STM32网络通信之DM9000A电路设计

3、硬件电路的设计

(1)电源连接:

STM32网络通信之DM9000A电路设计

(2)数据接口连接:
STM32网络通信之DM9000A电路设计

(3)控制接口连接
STM32网络通信之DM9000A电路设计

基本知识点1——何为PHY?

网卡工作在OSI(开放式系统互连)的最后两层,物理层PHY 和数据链路层(MAC)
PHY物理层定义了数据传送与接收所需要的电与光信号、线路状态、时钟基准、数据编码和电路等,并向数据链路层设备提供标准接口,物理层的芯片称之为PHY。

基本知识点2——何为10BASE-T 与100BASE-T

(1)10BASE-T 表示一种以 10Mbps的数据传输速率工作的双绞线以太网标准, T表示采用双绞线,最大传输距离是500米;
(2)100BASE-T 表示一种以100Mbps的数据传输速率工作的局域网标准,通常被称为快速以太网标准,与10BASE-T相比,速度快了十倍,距离小了一半,最远210米。

基本知识点3——何为UTP3\4\5?

说的通俗一些,UTP就是我们平常用的网线,由一定长度的双绞线和RJ45水晶头组成;最大传输距离是100米,有两种标准:

标准568A: 绿白-绿-橙白-蓝-蓝白-橙-棕白-棕
标准568B: 橙白-橙-绿白-蓝-蓝白-绿-棕白-棕

当你要自己制作网线时,如何判断你所买到的网线是哪种标准呢? 直接看你买到的线身上印制的字符。

将双绞线按电气特性分为:3类,4类和5类线,也就是UTP3,UTP4,UTP5,目前已有6类线,但是我们常用的是UTP3和UTP5 。

这里顺便为自己普及一下双绞线的知识:

>>U/UTP双绞线:即通常所说的UTP双绞线,非屏蔽双绞线;
>>F/UTP双绞线:总屏蔽层为铝箔屏蔽,没有线对屏蔽层的屏蔽双绞线;
>>U/FTP双绞线:没有总屏蔽层,线对屏蔽为铝箔屏蔽的屏蔽双绞线;
>>SF/UTP双绞线:总屏蔽层为丝网+铝箔的双重屏蔽,线对没有屏蔽的双重屏蔽双绞线;
>>S/FTP双绞线:总屏蔽层为丝网,线对屏蔽为铝箔屏蔽的双重屏蔽双绞线。

转自: dxmcu的专栏

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这是一个在逻辑设计中注意事项列表,由此引起的错误常使得设计不可靠或速度较慢,为了提高设计性能和提高速度的可靠性,必须确定设计通过所有的这些检查。

可靠性

1. 为时钟信号选用全局时钟缓冲器BUFG!

不选用全局时钟缓冲器的时钟将会引入偏差。

2. 只用一个时钟沿来寄存数据

使用时钟的两个沿是不可靠的,因为时钟的某沿或者两个沿会漂移。如果时钟有漂移而且你只使用了时钟的一个沿,你就降低了时钟边沿漂移的风险。这个问题可以这样来解决:就是允许CLKDLL自动纠正时钟的占空比,以达百分之五十的占空比。否则强烈建议只使用一个时钟沿。

3. 除了用CLKDLL或DCM产生的时钟外不要在内部产生时钟

这包括产生门控时钟和分频时钟。作为替代,可以建立时钟使能或使用CLKDLL或DCM来产生不同的时钟信号。对于一个纯同步设计,建议在任何可能的情况下只使用一个时钟。

4. 不要在内部产生异步的控制信号(例如复位信号或者置位信号)

内部产生的异步控制信号会产生毛刺,作为替代,可以产生一个同步的复位/置位信号。要比需要作用的时刻提前一个时钟周期进行这个异步信号的同步。

5. 不要使用没有相位关系的多个时钟

也许并不总能避免这个条件,在这些情况下确定已使用了适当的同步电路来跨越时钟域,并已适当地约束了跨越时钟域的路径。

6. 不要使用内部锁存器

内部锁存器会混淆时序,而且常常会引入另外的时钟信号。内部锁存器在透明门打开时可以被看成是组合逻辑,但在门被锁存时可以被看成是同步元件,这将会混淆时序分析。内部锁存器常常会引入门控时钟,门控时钟会产生毛刺使得设计变得不可靠。

性能

1. 逻辑级的时延不要超过时序预算的百分之五十

每个路径逻辑级时延可以在逻辑级时序报告或布局后时序报告中找到,详细分析了每个路径之后,时序分析器将生成每个路径时延的统计量,检查一下总共的逻辑级时延,确保不超过时序预算的百分之五十。

2. IOB 寄存器

IOB寄存器提供了最快的时钟到输出和输入到时钟的时延。首先,有一些限制。

对于输入寄存器在从管脚到寄存器间不能有组合逻辑存在。对于输出寄存器,在寄存器和管脚之间也不能有组合逻辑存在。对于三态输出,在IOB中的所有的寄存器必须使用同一个时钟信号和复位信号,而且IOB三态寄存器必须低电平有效才能放到IOB中(三态缓冲器低电平有效,所以在寄存器和三态缓冲器之间不需要一个反相器)。

必须使软件能够选用IOB寄存器,可以设置全局实现选项:为输入、输出或输入输出选择IOB寄存器。缺省值为关 off。

你也可在综合工具或在用户约束文件UCF中设定,使得能够使用IOB寄存器。句法为: INST IOB = TRUE;

3. 对于关键的输出选择快速转换速率

可以为LVCMOS和LVTTL电平选择转换速率,快速的转换速率会降低输出时延,但会增加地弹,所以必须在仔细考虑的基础之上选择快速转换速率。

4. 流水逻辑

如果你的设计允许增加延迟,对组合逻辑采用流水操作可以提高性能。在Xilinx的FPGA中有大量的寄存器,对每一个四输入LUT有一个对应的寄存器,在牺牲延迟的情况下,利用这些寄存器可以增加数据吞吐量。

5. 为四输入的LUT结构进行代码优化

记住每一个查找表可以建立一个四输入的组合逻辑函数。如果需要更大的功能,可根据“四输入组合逻辑”这个特性,分析、优化实现该功能所需的查找表的数目。

6. 使用Case语句而不是if-then-else语句

复杂的if-then-else语句通常会生成优先级译码逻辑,这将会增加这些路径上的组合时延(现在大部分综合工具,可以把if-else的优先级逻辑层次打平)。用来产生复杂逻辑的Case语句通常会生成不会有太多时延的并行逻辑。对于Verilog,可以使用约束parallel_case。

7. 多用Xilinx自带Core generate

Core generate针对 Xilinx的结构进行了优化,许多块都可以允许用户配置,包括大小、宽度和流水延迟。查看设计中的关键路径,是否可以在核生成器中产生一个核来提高关键路径性能。避免由代码来推断,又麻烦,又不可靠。

8. FSM的设计限制在一个层次中

为了允许综合工具完全优化FSM,它必须在它自己的块中优化。如果不是这样的话,这将使得综合工具将FSM逻辑和它周围的逻辑一起优化。FSM不能包括任何的算术逻辑、数据通路逻辑或者其它与状态机不相关的组合逻辑。

9. 使用两个进程或always块的有限状态机

下一个状态和输出译码逻辑必须放在独立的进程或always块中,这将不允许综合工具在输出和下一个状态译码逻辑之间共享资源。便于代码维护。

10. 使用一位有效编码(one-hot、gray)FSM

一位有效编码通常会在富含寄存器的FPGA中提供最高性能的状态机。

11. 为每一个叶级(leaf-level)块提供寄存输出

叶级块是可以推论的逻辑块,而结构级(structural-level)的块仅例化较底层的块,这样就建立了层次。如果叶级块是寄存输出,则可使综合工具保留层次。这可使分析这些代码的静态时序变得比较容易。对module与module之间的边界信号(用时钟同步)进行寄存输出,可以使得各个块之间有确定的同步时序关系。

12. 不同的计数器风格

二进制计数器是非常慢的。如果二进制计数器是关键路径,可以考虑使用不同风格的计数器LFSR、Pre-scalar或Johnson。

13. 设计必须被层次化的分成不同的功能块

首先是较顶层的功能块,然后是较底层的块,也应该包括特定技术的块。设计层次化使得设计更可读、更易调试、更易复用。

14. 高扇出网络需要复制寄存器

可以通过XST或者synplify pro等综合工具的综合选项来进行控制。

15. 利用四种全局约束来对设计进行全局的约束

周期(对每个时钟),输入偏移、输出偏移、管脚到管脚的时间。也许会有针对多周期路径、失败路径和关键路径的其它约束,但是必须从这四个全局约束开始。

来源: 电子产品世界

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DLP技术是一种利用数字微镜器件(DMD)调节光线的微机电系统(MEMS) 技术。DMD的每个微镜都在屏幕上代表一个像素,并且独立进行调节,与色序照明保持同步,从而打造令人惊叹的显示效果。DLP技术支持全球许多产品的显示,从数字影院投影机到智能手机。

2014年,一种基于突破性微镜技术的全新DLP Pico芯片组问世,这种微镜技术被称为DLP TRP。DLP TRP芯片组的像素间距仅为5.4μm,偏转角度增加到了17度,分辨率更高、功耗更低,并增强了图像处理功能,同时依然保持了DLP技术一流的光学效率。德州仪器TRP芯片组非常适用于任何在紧凑尺寸下要求以低功耗提供高分辨率和高亮度的显示系统。

近眼显示器使用DLP技术有以下几个关键优势:

● 光学效率高——DLP技术提供非常高的光学效率。微型铝微镜可将入射光的绝大部分反射出来,能以更低的照明功率创造更明亮的近眼显示。

● 与偏振无关——DLP 技术能与包括LED、激光、激光荧光体和灯泡在内的任何光源一起使用。如果采用LED等非偏振光源,基于DLP的解决方案产生的光学系统效率高,因为它无需进行偏振转换,可以弥补损耗。

光学效率的优势使得DLP技术尤其适合更高亮度的近眼显示应用,如透视与更大视场应用。随着亮度的增加,DLP系统的功耗优势也更加明显。DLP Pico芯片组配备了小型、高效的控制器和支持集成式可靠系统的PMIC/LED驱动器,具有尺寸小、功耗低的特点。控制器仅为7mm&TImes;7mm,PMIC仅为3.4mm&TImes;3.2mm。DMD与控制器组合的典型功耗为150mW~300mW,具体取决于阵列大小和分辨率。图11显示了采用DLP技术解决方案的近眼显示器应用的典型系统框图。

盘点DLP技术应用电路设计方面的注意事项
图10:小型电路板设计示例

盘点DLP技术应用电路设计方面的注意事项
图11:系统框图示例

DLP控制器通过I2C与前端处理器通信,并通过并行接口接收24位RGB视频数据。前端处理器使用PROJ_ON信号控制DLP系统的上下电。PMIC/LED驱动器为控制器和DMD提供所有必需的电源,而集成式LED驱动器提供可配置的RGB LED电流。

表2中的芯片组非常适合近眼显示器应用。

盘点DLP技术应用电路设计方面的注意事项
表2,适合近眼显示器的芯片组

DLP技术是市场上最成熟的显示技术之一。现已售出数百万计的DLP芯片,而且DLP影院是全球近90%的数字影院银幕所选用的技术。面向近眼显示器的DLP芯片组采用相同的核心技术,并将其转换成微型显示器,可在几乎任何近眼显示器应用中创建影院级图像质量。

转自: 电子产品世界

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Batman布鲁斯·韦恩有老管家阿福帮他出谋划策,Iron man 有超级计算机Jarvis给他优化策略;工程师们当然也要有电路设计工具去帮我们实现设计蓝图,就像DC 漫威里的super hero都有帮手一样,cool huh!engineer离不开的助手到底有哪些?

EDA技术是在电子CAD技术基础上发展起来的计算机软件系统,是指以计算机为工作平台,融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果,进行电子产品的自动设计。利用EDA工具,可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程在计算机上自动处理完成。

EDA常用软件

EDA工具层出不穷,目前进入我国并具有广泛影响的EDA软件有:EWB、PSPICE、OrCAD、PCAD、Protel、ViewLogic、 Mentor、Graphics、Synopsys、LSIlogic、Cadence、MicroSim等等。按主要功能或主要应用场合,可分为电路设计与仿真工具、PCB设计软件、IC设计软件、PLD设计工具及其它EDA软件。

电子电路设计与仿真工具

电子电路设计与仿真工具包括SPICE/PSPICE;EWB;Matlab;SystemView;MMICAD等。下面简单介绍前三个软件。

(1)SPICE:由美国加州大学推出的电路分析仿真软件,现在用得较多的是PSPICE6.2,在同类产品中是功能最为强大的模拟和数字电路混合仿真 EDA软件,它可以进行各种各样的电路仿真、激励建立、温度与噪声分析、模拟控制、波形输出、数据输出、并在同一窗口内同时显示模拟与数字的仿真结果。无论对哪种器件哪些电路进行仿真,都可以得到精确的仿真结果,并可以自行建立元器件及元器件库。

(2)EWB软件:20世纪90年代初推出的电路仿真软件。相对于其它EDA软件,它是较小巧的软件(只有16M)。但它对模数电路的混合仿真功能却十分强大,几乎100%地仿真出真实电路的结果,并且它在桌面上提供了万用表、示波器、信号发生器、扫频仪、逻辑分析仪、数字信号发生器、逻辑转换器和电压表、电流表等仪器仪表。它的界面直观,易学易用。它的很多功能模仿了SPICE的设计,但分析功能比PSPICE稍少一些。

(3)文字MATLAB产品族:它们的一大特性是有众多的面向具体应用的工具箱和仿真块,包含了完整的函数集用来对图像信号处理、控制系统设计、神经网络等特殊应用进行分析和设计。它具有数据采集、报告生成和MATLAB语言编程产生独立C/C++代码等功能。

PCB设计软件

PCB(Printed—Circuit Board)设计软件种类很多,如Protel;OrCAD;Viewlogic;PowerPCB; Cadence PSD;MentorGraphices的Expedition PCB;Zuken CadStart;Winboard/Windraft/Ivex-SPICE;PCB Studio; TANGO等等。其中Protel是个完整的全方位电路设计系统,包含了电原理图绘制、模拟电路与数字电路混合信号仿真、多层印刷电路板设计(包含印刷电路板自动布局布线),可编程逻辑器件设计、图表生成、电路表格生成、支持宏操作等功能,并具有Client/Server(客户/服务器体系结构,同时还兼容一些其它设计软件的文件格式,如ORCAD、PSPICE、EXCEL等。

IC设计软件

IC设计工具很多,其中按市场所占份额排行为Cadence、Mentor Graphics和Synopsys。

(1)设计输入工具:像Cadence的composer,viewlogic的viewdraw,硬件描述语言VHDL、Verilog HDL是主要设计语言,许多设计输入工具都支持HDL。另外像Active—HDL和其它的设计输入方法,包括原理和状态机输入方法,设计 FPGA/CPLD的工具大都可作为IC设计的输入手段,如Xilinx、Altera等公司提供的开发工具,Modelsim FPGA等。 

(2)设计仿真工作:EDA工具的一个最大好处是可以验证设计是否正确,几乎每个公司的EDA 产品都有仿真工具。Verilog—XL、NC—verilog用于Verilog仿真,Leapfrog 用于VHDL仿真,Analog Artist用于模拟电路仿真。Viewlogic的仿真器有:viewsim门级电路仿真器,speedwaveVHDL仿真器,VCS— verilog仿真器。Mentor Graphics有其子公司Model Tech 出品的VHDL和Verilog双仿真器:Model Sim。Cadence、Synopsys用的是VSS(VHDL仿真器)。现在的趋势是各大EDA公司都逐渐用HDL仿真器作为电路验证的工具。 

(3)综合工具:综合工具可以把HDL变成门级网表。这方面Synopsys工具占有较大的优势,它的Design Compile是作综合的工业标准,它还有另外一个产品叫Behavior Compiler,可以提供更高级的综合。另外最近美国又出了一家软件叫Ambit,说是比Synopsys的软件更有效,可以综合50万门的电路,速度更快。今年初Ambit被Cadence公司收购,为此Cadence放弃了它原来的综合软件Synergy。随着FPGA设计的规模越来越大,各EDA 公司又开发了用于FPGA设计的综合软件,比较有名的有:Synopsys的FPGA Express,Cadence的Synplity,Mentor的Leonardo,这三家的FPGA综合软件占了市场的绝大部分。

(4)布局和布线:在IC设计的布局布线工具中,Cadence软件是比较强的,它有很多产品,用于标准单元、门阵列已可实现交互布线。最有名的是Cadence spectra,它原来是用于PCB布线的,后来Cadence把它用来作IC的布线。其主要工具有:Cell3,Silicon Ensemble—标准单元布线器;Gate Ensemble—门阵列布线器;Design Planner—布局工具。其它各EDA软件开发公司也提供各自的布局布线工具。  

(5)物理验证工具:物理验证工具包括版图设计工具、版图验证工具、版图提取工具等等。这方面Cadence也是很强的,其Dracula、Virtuso、Vampire等物理工具有很多的使用者。 
 
(6)模拟电路仿真器:前面讲的仿真器主要是针对数字电路的,对于模拟电路的仿真工具,普遍使用SPICE,这是唯一的选择。只不过是选择不同公司的 SPICE,像MiceoSim的PSPICE、Meta Soft的HSPICE等等。HSPICE现在被Avanti公司收购了。在众多的SPICE中,最好最准的当HSPICE,作为IC设计,它的模型最多,仿真的精度也最高。
  
PLD设计工具

PLD(Programmable Logic Device)是一种由用户根据需要而自行构造逻辑功能的数字集成电路。目前主要有两大类型:CPLD(Complex PLD)和FPGA(Field Programmable Gate Array)。它们的基本设计方法是借助于EDA软件,用原理图、状态机、布尔表达式、硬件描述语言等方法,生成相应的目标文件,最后用编程器或下载电缆,由目标器件实现。生产PLD的厂家很多,但最有代表性的PLD厂家为ALTERA、Xilinx和Lattice公司。

PLD的开发工具一般由器件生产厂家提供,但随着器件规模的不断增加,软件的复杂性也随之提高,目前由专门的软件公司与器件生产厂家合作,推出功能强大的设计软件。

PLD(可编程逻辑器件)是一种可以完全替代74系列及GAL、PLA的新型电路,只要有数字电路基础,会使用计算机,就可以进行PLD的开发。 PLD的在线编程能力和强大的开发软件,使工程师可以在几天,甚至几分钟内就可完成以往几周才能完成的工作,并可将数百万门的复杂设计集成在一颗芯片内。 PLD技术在发达国家已成为电子工程师必备的技术。

PLD生产及开发工具:

(1)ALTERA:20世纪90年代以后发展很快。主要产品有:MAX3000/7000、FELX6K/10K、APEX20K、ACEX1K、Stratix等。其开发工具—MAX+PLUS II是较成功的PLD开发平台,最新又推出了Quartus II开发软件。Altera公司提供较多形式的设计输入手段,绑定第三方VHDL综合工具,如:综合软件FPGA Express、Leonard Spectrum,仿真软件ModelSim。

(2)ILINX FPGA的发明者。产品种类较全,主要有;XC9500/4000、Coolrunner(XPLA3)、Spartan、Vertex等系列,其最大的 Vertex—II Pro器件已达到800万门。开发软件为Foundation和ISE。通常来说,在欧洲用Xilinx的人多,在***和亚太地区用ALTERA的人多,在美国则是平分秋色。全球PLD/FPGA产品60%以上是由Altera和Xilinx提供的。可以讲Altera和Xilinx共同决定了PLD 技术的发展方向。

(3)Lattice—Vantis Lattice是ISP(In—System Programmability)技术的发明者,ISP技术极大地促进了PLD产品的发展,与ALTERA和XILINX相比,其开发工具比Altera 和Xilinx略逊一筹。中小规模PLD比较有特色,大规模PLD的竞争力还不够强(Lattice没有基于查找表技术的大规模FPGA),1999年推出可编程模拟器件,1999年收购Vantis(原AMD子公司),成为第三大可编程逻辑器件供应商。2001年12月收购Agere公司(原 Lucent微电子部)的FPGA部门。主要产品有ispLSI2000/5000/8000,MACH4/5。

(4)ACTEL: 反熔丝(一次性烧写)PLD的领导得,由于反熔丝PLD抗辐射、耐高低温、功耗低、速度快,所以在军品和宇航级上有较大优势。ALTERA和XILINX则一般不涉足军品和宇航级市场。 

(5)Quicklogic:专业PLD/FPGA公司,以一次性反熔丝工艺为主,在中国地区销售量不大。

(6)Lucent 主要特点是有不少用于通讯领域的专用IP核,但PLD/FPGA不是Lucent的主要业务,在中国地区使用的人很少。

(7)ATMEL 中小规模PLD做得不错。ATMEL也做了一些与Altera和Xilinx兼容的片子,但在品质上与原厂家还是有一些差距,在高可*性产品中使用较少,多用在低端产品上。

(8)Clear Logic:生产与一些著名PLD/FPGA大公司兼容的芯片,这种芯片可将用户的设计一次性固化,不可编程,批量生产时的成本较低。 

(9)WSI 生产PSD(单片机可编程外围芯片)产品。这是一种特殊的PLD,如最新的PSD8xx、PSD9xx集成了PLD、EPROM、Flash,并支持ISP(在线编程),集成度高,主要用于配合单片机工作。

其它EDA软件

(1)VHDL语言超高速集成电路硬件描述语言(VHSIC Hardware DeseriptionLanguagt,简称VHDL),是IEEE的一项标准设计语言。它源于美国国防部提出的超高速集成电路(Very High Speed Integrated Circuit,简称VHSIC)计划,是ASIC设计和PLD设计的一种主要输入工具。

(2)Veriolg HDL 是Verilog公司推出的硬件描述语言,在ASIC设计方面与VHDL语言平分秋色。

(3)其它EDA软件如专门用于微波电路设计和电力载波工具、PCB制作和工艺流程控制等领域的工具,在此就不作介绍了。
  
saber软件简介,我主要应用于开关电源的仿真。

Saber是混合信号、混合技术设计与验证工具,在电力电子、数模混合仿真、汽车电子及机电一体化领域得到广泛应用。Saber软件在技术、理论及新产品开发方面保持明显优势,其大量的器件模型、先进的仿真技术和精确的建模工具为客户提供了全面的系统解决方案,在并在技术方面不断地完善创新。

Saber的建模工具运用广泛,有可用于电源、机电、磁、热、负载等各种建模工具。Saber也有独特的设计与验证方法:“自顶向下”(Top- Down Design)设计与“自下而上”(Bottom-Up)仿真验证方法。在作了建模方法演示、混合技术设计方法演示、线缆设计(从电气设计到线缆生产)流程演示后,Johnson演示了单故障模式仿真调试;关键参数与非关键参数的多故障模式仿真调试,显示了Saber仿真器Testify的强大功能。

Saber的典型案例是航空器领域的系统设计,其整个设计过程包含了机械技术、电子技术、液压技术、燃油系统、娱乐系统、雷达无线技术等复杂的混合技术设计与仿真。从航空器、轮船、汽车到消费电子、电源设计都可以通过Saber来完成。 

在开关电源设计中,如果有变压器,saber仿真是最好的,变压器模型比较全。saber仿真现在主要问题就是没有教材。不方便学习。

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