布线

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16. 一般布线实践

16.1 数字域与模拟域

Renesas RA2微控制器产品主要有三种类型的引脚功能:电源、数字和模拟。

通常,电源引脚专门用于电压和参考输入,没有多种功能。电源引脚通常专门用于MCU内的特定部分或域。例如,MCU的主电源电压将为数字内核、许多数字外设功能和许多数字I/O引脚供电。可以将数字域定义为数字电路、数字I/O引脚以及相关的电源引脚。指定用于模拟功能的电源引脚(例如AVCC0和相关的AVSS0)在MCU内部提供特定的模拟电路,这类模拟电路与数字域电路分开。可以将模拟域定义为模拟电路、模拟I/O引脚以及相关的电源引脚。

数字信号通常是与周期性时钟相关联的重复切换模式。数字信号上的跳变往往是相对尖锐的边沿,同时跳变之间保持稳定的高电平或低电平。在指定的时间范围内,每个信号必须在可接受的电压大小下处于稳定状态,称为逻辑状态。通常使用时钟的边沿跳变以预定的时钟间隔对信号状态进行采样,以评估相关的数据信号。只要电平保持在指定范围内,数字信号电压值的小幅度变化通常是可以接受的。但是,如果数字信号受到可能会对其造成严重影响的较大外部作用,则可能会在对数据进行采样时引起错误的逻辑状态。

模拟信号通常截然不同。模拟信号可能是周期性的,但模拟信号的评估通常是在一定范围内而不是逻辑状态下测量电压。根据特定的触发事件对模拟信号的电压大小进行采样,然后使用MCU中的模拟电路处理得到的测量结果。模拟测量的精度与采样电压值的精度直接相关。任何可能会略微改变模拟输入信号电压值的非预期外部作用,都可能影响测量的准确性。

由于Renesas RA2 MCU产品的I/O引脚的高度复用特性,许多I/O引脚都可用于实现模拟或数字功能。这可能会导致数字和模拟功能发生重叠,并造成数据错误。

为了尽可能地减少数字信号域和模拟信号域之间的潜在问题,请考虑以下准则:

• 在分配I/O引脚功能时,选择的引脚功能应尽量使模拟引脚和数字引脚在物理上分开。

• 每个模拟信号应尽可能与所有其他信号分开。

• PCB布线应尽可能隔离每个模拟信号。避免在同一区域内连接其他任何信号走线,无论是模拟信号还是数字信号。

• 确保模拟电源电压和模拟参考电压包含适当的交流滤波器。可以采用在MCU电压引脚附近放置的形式

建议使用的电容,或使用适当的感应滤波器。此举旨在提供很少甚至没有电压纹波的电源电压和参考电压。

• 在PCB设计中使用专用电源层时,避免在模拟电压区域内连接数字信号走线,并避免在数字电压区域内连接模拟信号走线。

对于灵敏度较高的应用,强烈建议使用仿真工具评估特定的设计,以了解电路设计对性能的影响。例如,这可能包括诸如精密传感器设计或超高速数字总线接口之类的应用。有关每种外设功能的特定要求,请参见《硬件手册》中的“电气特性”一章。

16.2 高速信号设计注意事项

随着数字信号时钟速度的增加,外部刺激对这些信号的影响会变得更加明显。某些外设功能可以归类为“高速”数字信号。对于高速数字信号,还应考虑其他设计注意事项。

在发生串扰时,一个信号上的跳变会对附近的另一个信号产生感应影响。当这种串扰效应足够强时,第一个信号可能会导致第二个信号上发生错误。为了减少串扰的影响,请使用以下一般PCB布线准则:

• 为同一布线层上的已连线信号之间提供足够的空间。通常,在同一数字组的信号之间至少保留一倍走线宽度的空间,而在不同数字组的信号之间至少保留3-5倍走线宽度的空间。

• 为同一布线层上的时钟信号和数据信号之间提供额外的空间。通常,在时钟和任何其他数字信号之间至少要保留3-5倍走线宽度的空间。

• 避免在任何相邻的布线层上并行连接数字信号走线。如果必须在相邻的信号层上连接信号,请尽可能尝试仅使用正交叉走线。

如有可能,请在信号层之间使用电源层或接地层来分隔PCB信号层。电源层或接地层的单芯铜线可以用作数字信号的“屏蔽”。

每个标准化接口都有特定的要求。为确保PCB设计不会出现信号串扰问题,强烈建议设计每个接口时都参考相关标准。

16.3 信号组选择

某些引脚名称带有附加的 _A、_B、_C、_D、_E 或 _F 后缀来表示信号组。对RA2产品而言,在分配功能时可忽略这些后缀,为每个功能信号选择最方便的引脚分配。

请参见《硬件手册》中“I/O端口”一章的“每种产品的外设选择设置”和“PmnPFS寄存器设置的注意事项”部分。

17. 参考资料

在编写本《快速设计指南》时,参考了以下文档,您可点击此处进入瑞萨电子官网了解更多内容。 

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网站和支持

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RA产品信息

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技术支持

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来源:瑞萨MCU小百科

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围观 13

在电源设计中,精心的布局和布线对于能否实现出色设计至关重要,要为尺寸、精度、效率留出足够空间,以避免在生产中出现问题。我们可以利用多年的测试经验,以及布局工程师具备的专业知识,最终完成电路板生产。

精心的设计的效率

设计从图纸上看起来可能毫无问题(也就是说,从原理图角度),甚至在模拟期间也没有任何问题,但真正的测试其实是在布局、PCB制造,以及通过载入电路实施原型制作应力测试之后。这部分使用真实的设计示例,介绍一些技巧来帮助避开陷阱。我们将介绍几个重要概念,以帮助避开设计缺陷和其他陷阱,以免未来需要重新设计和/或重新制作PCB。图1显示在没有进行细致测试和余量分析的情况下,在设计进入生产之后会如何造成成本急速上涨。

“图1.
图1. 生产的电路板出现问题时,成本可能急速上涨。

功率预算

您需要注意在正常情况下按预期运行,但在全速模式或不稳定数据开始出现时(已排除噪声和干扰之后)不能按预期运行的系统。

退出级联阶段时,要避免限流情况。图2所示为一个典型的级联应用:(A) 显示由产生3.3 V电源,电流最大500 mA的ADP5304 降压 稳压器(PSU1)构成的设计。为了提高效率,设计人员应分接3.3 V电轨,而不是5 V输入电源。3.3 V输出被进一步切断,以为PSU2 (LT1965)供电,这款LDO稳压器用于进一步将电压降低至2.5 V,且按照板载2.5 V电路和IC的要求,将最大输出电流限制在1.1 A。

这种系统存在一些很典型的隐藏问题。它在正常情况下能够正常运行。但是,当系统初始化并开始全速运行时——例如,当微处理器和/或ADC开始高速采样时——问题就出现了。由于没有稳压器能在输出端生成高于输入端的电压,在图2a中,用于为合 并电路VOUT1 和VOUT2 供电的 VOUT1 最大功率(P=V×I) 为1.65 W,得出此数值的前提是效率为100%,但是因为供电过程中会出现损耗,所以实际功率要低于该数值。假定2.5 V电源轨道的最大可用功率为2.75 W。如果电路试图获取这么多的功率,但这种要求得不到满足,就会在PSU1开始限流时出现不规律行为。电流可能由于PSU1而开始限流,更糟的是,有些控制器因过流完全关断。

如果图2a是在成功排除故障后实施,则可能需要更高功率的控制器。最理想的情况是使用与引脚兼容、电流更高的器件进行替换;最糟糕的情况下,则需要完全重新设计和制造PCB。如果能在概念设计阶段开始之前考虑功率预算,则可以避免潜在的项目计划延迟(参见图1)。

在考虑这一点的情况下,先创建真实的功率预算,然后选择控制器。包括您所需的所有电源电轨:2.5 V、3.3 V、5 V等。包括所有会消耗每个电轨功率的上拉电阻、离散器件和IC。使用这些值反向工作,以如图2b所示,估算您需要的电源。使用电力树系统设计工具,例如LTpowerPlanner(图3)来轻松创建支持所需的功率预算的电力树。

“图2.
图2. 避开电力树中的限流设计缺陷。

“图3.
图3. LTpowerPlanner电源树。

布局和布线

正确的布局和布线可以避免因错误的走线宽度、错误的通孔、引脚(连接器)数量不足、错误的接触点大小等导致轨道被烧毁,进而引发电流限制。下面章节介绍了一些值得注意的地方,也提供几个PCB设计技巧。

连接器和引脚接头

将图2中所示的示例的总电流扩展至17 A,那么设计人员必须考虑引脚的电流处理接触能力,如图4所示。一般来说,引脚或接触点的载流能力受几个因素影响,例如引脚的大小(接触面积)、金属成分等。直径为1.1 mm的典型过孔凸式连接引脚的电流约为3 A。如果需要17 A,那么应确保您的设计具有足够多的引脚,足以处理总体的载流容量。这可以通过增大每个导体(或触点)的载流能力来轻松实现,并保留一些安全裕度,使其载流能力超过PCB电路的总电流消耗。在本例中,要实现17 A需要6个引脚(且具备1A余量)。V CC 和GND一共需要12个引脚。要减少触点个数,可以考虑使用电源插座或更大的触点。

布线

用可用的线上PCB工具来帮助确定布局的电流能力。一盎司电轨宽度为1.27 mm的铜质PCB的载流能力约为3 A,电轨宽度为3 mm 时,载流能力约为5 A。还要留出一些余量,所以20 A的电轨的宽度需要达到19 mm(约20 mm)(请注意,本例未考虑温度升高带来的影响)。从图4可以看出,因为受PSU和系统电路的空间限制,无法实现20 mm电轨宽度。要解决这个问题,一个简单的解 决方案是使用多层PCB。将布线宽度降低到(例如)3 mm,并将这些布线复制到PCB中的所有层上,以确保(所有层中的)布线的总和能够达到至少20 A的载流能力。

“图4.
图4. 物理接触和电流处理能力。

过孔和连接

图5显示一个过孔示例,该过孔正在连接控制器的PCB的多个电源层。如果您选择1 A过孔,但需要2 A电流,那么电轨宽度必须能够携带2 A的电流,且过孔连接也要能够处理这个电流。图5所示的示例至少需要两个过孔(如果空间允许,最好是三个),用于将电流连接至电源层。这个问题经常被忽略,一般只使用一个过孔来进行连接。连接完成后,这个过孔会作为保险丝使用,它会熔断,并断开与相邻层的电源连接。设计不良的过孔后期很难改善和解决,因为熔断的过孔很难注意到,或者被其他器件遮住。

“图5.
图5. 过孔连接。

请注意关于过孔和PCB电轨的下列参数:电轨宽度、过孔尺寸和电气参数受几个因素影响,例如PCB涂层、路由层、工作温度等,这些因素最终会影响载流能力。以前的PCB设计技巧没有考虑这些依赖关系,但是,设计人员在确定布局参数时,需要注意到这些。目前许多PCB电轨/过孔计算器都可在线使用。设计人员在完成原理图设计后,最好向PCB制造商或布局工程师咨询这些细节。

避免过热

有许多因素会导致生热,例如外壳、气流等,但本节主要讲述外露的焊盘。带有外露焊盘的控制器,例如LTC3533、ADP5304、ADP2386、ADP5054等,如果正确连接至电路板,其热阻会更低。一般来说,如果控制器IC的功率MOSFET是置于裸片之中(即是整片式的),该IC的焊盘通常外露,以便散热。如果转换器IC使用外部功率MOSFET运行(为控制器IC),那么控制IC通常无需要使用外露焊盘,因为它的主要制热源(功率MOSFET)本身就在IC外部。

通常,这些外露的焊盘必须焊接到PCB接地板上才有效。根据IC的不同,也有一些例外,有些控制器会指明,它们可以连接至隔离的焊盘PCB区域,以作为散热器进行散热。如果不确定,请参阅有关部件的数据表。

当您将外露的焊盘连接到PCB平面或隔离区域时,(a)确保将这些孔(许多排成阵列)连接到地平面以进行散热(热传递)。对于多层PCB接地层,建议利用过孔将焊盘下方所有层上的接地层连在一起。

请注意,关于外露焊盘的讨论是与控制器相关。在其他IC中使用外露焊盘可能需要使用极为不同的处理方法。

结论与汇总

要设计低噪声、不会因为电轨或过孔烧毁而影响系统电路的电源,从成本、效率、效率和PCB面积大小各方面来说都是一项挑战。本文强调了一些设计人员可能会忽略的地方,例如使用功率预算分析来构建电力树,以支持所有的后端负载。

原理图和模拟只是设计的第一步,之后是谨慎的器件定位和路由技术。过孔、电轨和载流能力都必须符合要求,并接受评估。如果接口位置存在开关噪声,或者开关噪声到达IC的功率引脚,那么系统电路会失常,且难以隔离并排除故障。

来源:亚德诺半导体
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围观 32

DDR布线在PCB设计中占有举足轻重的地位,设计成功的关键就是要保证系统有充足的时序裕量。要保证系统的时序,线长匹配又是一个重要的环节。我们来回顾一下,DDR布线,线长匹配的基本原则是:地址,控制/命令信号与时钟做等长。数据信号与DQS做等长。为啥要做等长?大家会说是要让同组信号同时到达接收端,好让接收芯片能够同时处理这些信号。那么,时钟信号和地址同时到达接收端,波形的对应关系是什么样的呢?我们通过仿真来看一下具体波形。

建立如下通道,分别模拟DDR3的地址信号与时钟信号。

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图1 地址/时钟仿真示意图

为方便计算,我们假设DDR的时钟频率为500MHz,这样对应的地址信号的速率就应该是500Mbps,这里大家应该明白,虽然DDR是双倍速率,但对于地址/控制信号来说,依然是单倍速率的。下面来看看波形,在地址与时钟完全等长的情况下,地址与数据端的接收波形如下图2,红色代表地址信号,绿色代表时钟信号。

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图2 时钟信号与地址信号波形

上面的波形我们似乎看不出时钟与地址之间的时序关系是什么样的,我们把它放在一个眼图中,时序关系就很明确了。这里粗略的计算下建立时间与保持时间。如下图

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图3 时钟信号与地址信号波形

由上图3.我们可以知道,该地址信号的建立时间大约为891ps,保持时间为881ps。这是在时钟与地址信号完全等长情况下的波形。如果地址与时钟不等长,信号又是什么样的呢?仿真中,我们让地址线比时钟线慢200ps,得到的与眼图如下:

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图4 时钟信号与地址信号波形

由上图可知,在地址信号比时钟信号长的情况下,保持时间为684ps,建立越为1.1ns。可见,相对于地址线与时钟线等长来说,地址线比时钟线长会使地址信号的建立时间更短。同理,如果时钟线比地址线长,则建立时间会变长,而保持时间会变短。那么双倍速率的数据信号又是怎样的?下面通过具体的仿真实例来看一下。

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图5 DQ 与 DQS仿真示意

仿真通道如上图所示,驱动端和接收端为某芯片公司的IBIS模型,仿真波形如下:

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图6 DQ与DQS仿真波形

我们将DQS和DQ信号同时生成眼图,在一个窗口下观测,结果如下:

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图7 DQ与DQS眼图

如上图所示,大家可能发现了,如果按照原始对应关系,数据信号的边沿和时钟信号的边沿是对齐的,如果是这样,时钟信号怎样完成对数据信号的采样呢?实际上并不是这样的。以上仿真只是简单的将两波形放在了一起,因为DQ和DQS的传输通道长度是一样的,所以他们的边沿是对齐的。实际工作的时候,主控芯片会有一个调节机制。一般数据信号会比DQS提前四分之一周期被释放出来,实际上,在颗粒端接收到的波形对应关系应该是这样的:

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图8 平移后的眼图

通过主控芯片的调节之后,DQS的边沿就和DQ信号位的中心对齐了,这样就能保证数据在传输到接收端有足够的建立时间与保持时间。和上面分析时钟与地址信号一样,如果DQ与DQS之间等长做的不好,DQS的时钟边沿就不会保持在DQ的中间位置,这样建立时间或者保持时间的裕量就会变小。先简单的来看一张图

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图9 延时偏差对时序的影响

上图中,T_vb与T_va表示的是主控芯片在输出数据时时钟与数据之间的时序参数。在理想情况下,时钟边沿和数据电平的中心是对齐的,由于时钟和数据传输通道不等长,使得时钟边沿没有和数据脉冲的中间位置对其,使得建立时间的裕量变小。在理解了这些基础问题之后,我们需要做的就是将这些时间参数转化为线长。

下面我们通过具体实例来看看时序的计算,下图是Freescale MPC8572 DDR主控芯片手册,这张图片定义了从芯片出来的时候,DQS与DQ之间的相位关系。

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图10 MPC8572时序图

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图11 MPC8572时序参数

颗粒端为美光DDR,该芯片的时序图以及时序参数如下图所示,这张图片则定义了颗粒端芯片识别信号所需要的建立时间与保持时间。

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图12 DDR颗粒时序图以及时序参数

我们用T_pcbskew来表示DQ与DQS之间的延时偏差,如果想要得到足够的时序裕量,则延时偏差要满足以下关系:

  T_pcbskew《T_vb-T_setup
  T_pcbskew》T_hold-T_va
  代入数据,有:
  T_vb-T_setup=375-215=160ps
  T_hold-T_va=-160ps

这样,如果传输线的速度按照6mil/ps来计算,T_pcbskew为+/-960mil。大家会发现裕量很大,当然这只是最理想情况,没有考虑时钟抖动以及数据信号的抖动,以及串扰、码间干扰带来的影响,如果把这些因素都考虑进来,留给我们布线偏差的裕量就比较小了。

综上所述,时序控制的目的就是要保证数据在接收端有充足的建立时间与保持时间,明白了这一点,我们在线长匹配这个问题上就能做到胸有成竹,游刃有余了。

来源: EEPW

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