数字电路

虽然我们自然界的各种元素都是模拟的，但信息化的社会已经离不开数字电路带来的0和1。

数字电路中，把电压的高低用逻辑电平来表示。逻辑电平包括高电平和低电平这两种。不同的元器件形成的数字电路，电压对应的逻辑电平也不同。

之所以说晶振是数字电路的心脏，就是因为所有的数字电路都需要一个稳定的工作时钟信号，最常见的就是用晶振来解决，可以说只要有数字电路的地方就可以见到晶振。

本文就旁路电容、电源、地线设计、电压误差和由PCB布线引起的电磁干扰(EMI)等几个方面，讨论模拟和数字布线的基本相似之处及差别。

本文就旁路电容、电源、地线设计、电压误差和由布线引起的电磁干扰(EMI)等几个方面，讨论模拟和数字布线的基本相似之处及差别。

工程领域中的数字设计人员和板设计专家在不断增加，这反映了行业的发展趋势。尽管对数字设计的重视带来了电子产品的重大发展，但仍然存在，而且还会一直存在一部分与模拟或现实环境接口的电路设计。模拟和数字领域的布线策略有一些类似之处，但要获得更好的结果时，由于其布线策略不同，简单电路布线设计就不再是最优方案了。本文就旁路电容、电源、地线设计、电压误差和由布线引起的电磁干扰(EMI)等几个方面，讨论模拟和数字布线的基本相似之处及差别。

<strong>模拟和数字布线策略的相似之处</strong>

<strong>旁路或去耦电容</strong>

在布线时，模拟器件和数字器件都需要这些类型的电容，都需要靠近其电源引脚连接一个电容，此电容值通常为0.1uF。系统供电电源侧需要另一类电容，通常此电容值大约为10uF。

这些电容的位置如图1所示。电容取值范围为推荐值的1/10至10倍之间。但引脚须较短，且要尽量靠近器件(对于0.1uF电容)或供电电源(对于10uF电容)。

这是一个在逻辑设计中注意事项列表，由此引起的错误常使得设计不可靠或速度较慢，为了提高设计性能和提高速度的可靠性，必须确定设计通过所有的这些检查。

<strong>可靠性</strong>

1. 为时钟信号选用全局时钟缓冲器BUFG!

不选用全局时钟缓冲器的时钟将会引入偏差。

2. 只用一个时钟沿来寄存数据

使用时钟的两个沿是不可靠的，因为时钟的某沿或者两个沿会漂移。如果时钟有漂移而且你只使用了时钟的一个沿，你就降低了时钟边沿漂移的风险。这个问题可以这样来解决：就是允许CLKDLL自动纠正时钟的占空比，以达百分之五十的占空比。否则强烈建议只使用一个时钟沿。

3. 除了用CLKDLL或DCM产生的时钟外不要在内部产生时钟

这包括产生门控时钟和分频时钟。作为替代，可以建立时钟使能或使用CLKDLL或DCM来产生不同的时钟信号。对于一个纯同步设计，建议在任何可能的情况下只使用一个时钟。

4. 不要在内部产生异步的控制信号(例如复位信号或者置位信号)

内部产生的异步控制信号会产生毛刺，作为替代，可以产生一个同步的复位/置位信号。要比需要作用的时刻提前一个时钟周期进行这个异步信号的同步。

形成干扰的基本要素有三个：

(1)干扰源，指产生干扰的元件、设备或信号，用数学语言描述如下：du/dt，di/dt大的地方就是干扰源。如：雷电、继电器、可控硅、电机、高频时钟等都可能成为干扰源。

(2)传播路径，指干扰从干扰源传播到敏感器件的通路或媒介。典型的干扰传播路径是通过导线的传导和空间的辐射。

(3)敏感器件，指容易被干扰的对象。如：A/D、D/A变换器，单片机，数字IC，弱信号放大器等。
抗干扰设计的基本原则是：抑制干扰源，切断干扰传播路径，提高敏感器件的抗干扰性能。(类似于传染病的预防)
1、抑制干扰源

抑制干扰源就是尽可能的减小干扰源的du/dt，di/dt。这是抗干扰设计中最优先考虑和最重要的原则，常常会起到事半功倍的效果。减小干扰源的du/dt主要是通过在干扰源两端并联电容来实现。减小干扰源的di/dt则是在干扰源回路串联电感或电阻以及增加续流二极管来实现。

抑制干扰源的常用措施如下：

(1)继电器线圈增加续流二极管，消除断开线圈时产生的反电动势干扰。仅加续流二极管会使继电器的断开时间滞后，增加稳压二极管后继电器在单位时间内可动作更多的次数。