在i.MX RT微控制器上初始化LWIP协议栈是一个复杂但有趣的过程，它涉及多个步骤和关键组件的配置。以下是该初始化流程的介绍：

LWIP协议栈与开发平台简介

LWIP(Light Weight IP)，是一种轻量化且开源的TCP/IP协议栈。LwIP在有限的RAM和ROM条件下，实现了一个完整的TCP/IP 协议栈，并且LwIP在MCU平台上得到了非常广泛的应用。此外，它既可以基于操作系统运行，也可以在裸机情况下运行。

TCP/IP协议栈的模型结构如下图所示:

本篇文章基于i.MX RT四位数跨界MCU平台，RT四位数跨界MCU最高主频可达1Ghz，并且搭载了很多性能强劲的外设，广泛的应用于工业，自动化，IoT,消费电子等领域，并且NXP官方提供免费的IDE，开发工具以及SDK软件包等，为开发者提供了全面的支持。

以太网接口及PHY管理接口硬件初始化

Ethernet MAC与PHY之间通过以太网接口连接，常见的接口有RMII，MII等。与此同时，RT四位数上的Ethernet MAC外设也配备了PHY管理接口，可通过MDC MDIO来实现PHY相关寄存器的读写。

此处以RT1060举例，在RT1060 EVK上默认使用的是RMII以太网接口，对照原理图完成RMII相关管脚的初始化。

MDC,MDIO初始化:

PHY INIT以及RESET管脚初始化，配成GPIO输出即可:

RMII的TX_CLK由MCU提供,因此要将TX_CLK的方向配置为输出:

至此，以太网接口，PHY管理接口等硬件配置基本初始化完成。

LWIP时基初始化与超时事件注册

在LWIP中，经常会进行一些超时判定，例如ARP缓存表的时间管理，IP分片数据报的重装等待超时等等，并且LwIP也提供了超时事件注册函数sys_timeout，在RT1060官方SDK的ping bm demo中就是通过超时事件来发送ping请求。

而超时的判定需要一个时基，MCU中一般会用系统滴答定时器来作为时基，且时间间隔设置为1ms并开启中断。每一次进中断都会将当前时间加1。设置滴答定时器的代码如下图所示。

在LWIP协议栈初始化时，也需要注册一些超时事件，通过调用sys_timeout函数，该函数中又会调用sys_timeout_abs函数。

在sys_timeout_abs函数中会计算出超时事件即将超时的时间，并且根据超时时间将这些超时事件连接成一个链表，如下图所示。当超时发生时就会调用对应的处理函数。

SDK中会把需要注册的超时事件都放在一个数组中，在初始化时调用注册函数去一个个注册这些超时事件。超时事件数组如下图所示。

LWIP内存堆内存池初始化

在LwIP中，内存分配策略一般有两种，一种是分配固定大小的内存块。如TCP 首部、UDP 首部，IP 首部，以太网首部等都是固定的数据结构，其大小就是一个固定的值，那么我们就能采用这种方式分配这些固定大小的内存空间，这样子的效率就会大大提高。另一种是利用内存堆进行动态分配，属于可变长度的内存块。

在LWIP协议栈初始化时一定要对这两种内存分配方式进行初始化，方便后续协议栈进行相关内存分配。内存堆初始化代码如下所示，其中LWIP_RAM_HEAP_POINTER实际上就是分配的内存堆数组首地址。

内存堆数组大小为想要分配的内存堆大小对齐后再加上两倍的mem结构体对齐后的大小，mem结构体中会存放一些内存堆相关管理信息，宏定义如下图所示。

不难看出在内存堆初始化代码中实际上就是初始化了两个mem结构体。第一个mem结构体在内存堆起始地址处，next成员为MEM_SIZE_ALIGNED, prev和used成员皆初始化为0。

第二个mem结构体ram_end设置为内存堆首地址偏移MEM_SIZE_ALIGNED处，used变量设置为1，next和prev皆指向偏移MEM_SIZE_ALIGNED的位置。

内存池初始化函数为memp_init，如下图所示。它使用轮询的方式调用memp_init_pool去初始化每一类内存池，memp_pools数组中存放了初始化过的memp结构体。

在memp_init_pool中会根据初始化过的memp结构体中的一些参数，比如下图中所示的num，num代表有多少个内存块，memp_init_pool中会根据num将内存块连接成单链表。

网卡挂载及初始化

调用netif_add来挂载网卡，netif结构体是抽象出来的网卡结构体，IP地址，网关，子网掩码等都会保存在该结构体中。网卡初始化函数也会作为参数之一传入netif_add函数，并在netif_add函数中被调用。在该初始化函数中最终会完成以下几部分初始化:

1.以太网相关数据结构的初始化，包括rx_buffer, tx_buffer, buffer descriptor，buffer descriptor ring。初始化这些数据结构，以便在接收发送以太网数据时使用。

2.phy的初始化，初始化以太网外设中的MDC MDIO，如下图所示。

通过MDC MDIO去操作PHY相关的寄存器，例如去配置PHY的百兆千兆模式，软复位PHY，检查自动协商，连接状态以及配置LED等等。确保PHY工作在想要的状态下，部分初始化PHY的代码如下所示。

3.设置netif相关参数，例如MAC地址长度，MTU，flags,以及网络接口层输入，网络接口层输出函数等。

4.初始化Ethernet MAC外设，去配置以太网外设中的接口类型，速度，工作模式，中断等等。部分配置代码如下所示。

LWIP不同API初始化

在完成上述初始化流程之后，还需要调用一些LwIP提供的API，LwIP常用的API有RAW API, Socket API, NETCONN API三种，前者是不需要基于操作系统的，后两者需要基于操作系统运行。这三种API在初始化时也是不同的，Socket API和NETCONN API类似，此处以RT1060 SDK中的ping demo来举例说明。

首先是RAW API，在raw.c中定义了一个raw_pcb结构体，初始化时会定义一个新的raw_pcb结构体并插入raw_pcbs链表。并且给新定义的raw_pcb赋初值，如下图所示，通过raw_recv绑定ping_recv函数。通过raw_bind绑定IP地址，并且注册一个超时事件，超时时就调用ping_timeout函数，参数为ping_pcb。在ping_timeout函数中会发送ping请求。

当LWIP跑在操作系统上时，LWIP协议栈是作为一个独立线程存在的。因此，在初始化时要创建tcpip_thread线程。用户代码与tcpip_thread线程之间是通过邮箱进行数据的交互的。因此，在初始化时也需要创建一个邮箱。

在使用Socket API时，首先要调用lwip_socket函数向内核申请一个套接字，然后调用setsockopt设置套接字的一些选项。接着就可以调用lwip_sendto函数去发送数据包。调用recvfrom函数接收数据包。

至此，在i.MX RT使用LwIP协议栈初始化流程介绍完毕，通过理解和实践这些步骤，开发者可以在i.MX RT微控制器上成功初始化LWIP协议栈，并实现网络通信功能。

总体看来，整个初始化流程还是相对复杂的，这个过程不仅涉及硬件驱动编程和TCP/IP协议栈的配置，还需要对内存管理、中断处理、超时检查等关键知识点有深入的理解。感兴趣的读者可以下载RT四位数的SDK深入了解。

关于FlexSPI外设的lookupTable，之前写过一篇非常详细的文章 《从头开始认识i.MX RT启动头FDCB里的lookupTable》，这篇文章几乎可以帮助解决所有串行QuadSPI NOR Flash（四线） 以及Octal Flash（八线）的读时序配置问题，因为这些Flash都只用单一行地址（Row Addr）来寻址。

但是市面上也有一些特殊的存储器（比如八线HyperBus Flash/RAM，OctalRAM等）采用了行列混合寻址方式，对于这类存储器，我们在FlexSPI里配置读时序，尤其是读时序里的地址序列参数值时需要稍微注意一下，今天就来聊聊这个话题：

一、FlexSPI外设关于行列地址 Memory支持

先来看FlexSPI外设是如何支持行列混合寻址存储器的。

在FLSHxxCR1寄存器里有CAS控制位，这里配置的即是存储器列地址（Column Addr）位宽。对于不支持列地址的存储器，CAS需要设置为0；如果存储器支持列地址，那么CAS需要根据存储器实际情况来设置。

如果FLSHxxCR1[CAS]位不为0，那么FlexSPI外设在传输时序里会拆分实际映射Flash Address（即存储器自身偏移地址）为行地址FA[31:CAS]和列地址[CAS-1:0]来分别传输。

在最终lookupTable里我们可以用这样的时序配置来实现存储器的读访问，这里RADDR_DDR子序列即传输行地址，CADDR_DDR子序列即传输列地址（注：如下示例是在FLSHxxCR1[CAS] = 3的设置下）。

看到这里，似乎已经把FlexSPI对于行列地址Memory的支持讲完了。

但是我相信你还是会有疑问，上面序列表里RADDR_DDR和CADDR_DDR具体参数值设置似乎没有讲清楚，为什么行列地址加起来位宽是0x18 + 0x10一共40bit（一般 Memory行列地址总位宽也就32 bit）？并且明明CAS值只是 3，为何CADDR_DDR 里设成0x10也行？

是的，这里需要再详细展开!

首先我们要明白一点，因为FlexSPI连接的是八线Memory，在实际总线上行、列地址传输位一定都是8bits的整数倍，如果RADDR/CADDR_DDR参数值设置得不是8bits的整数倍，不足8bits的部分，FlexSPI会自动在低位插入相应保留位（即下图低保留bits，这些保留位的值是什么不确定，对FlexSPI来说也不在乎），然后在 RADDR/CADDR_DDR设置的参数值范围内，如果对应Memory实际行、列地址位宽小于参数值，超出实际行、列地址的部分会被FlexSPI自动填入0值（即下图高亮填充bits）。

二、常见行列混合地址Memory 读配置实例

大部分 HyperBus Flash/RAM 在行、列地址设计上是一样的，这里罗列了市面上常见的型号如下，我们就以MIMXRT1050-EVKB板卡上那颗S26KS512为例来介绍。

1、ISSI的IS26KSxxx系列HyperFlash
2、ISSI的IS66/67WVH系列HyperRAM
3、Cypress/Infineon的S26KSxxx系列HyperFlash
4、Cypress/Infineon的S80KSxxx系列HyperRAM
5、Winbond的W957D8、W959D8系列HyperRAM

我们在S26KS512手册里可以找到如下读时序图，主要关注时序最前面48bits的Command-Address序列，在手册Command / Address Bit Assignments表里有这48bits的详细定义，其中CA[37:16] 是行地址与高位列地址，CA[2:0] 是低位列地址。

再来看 \SDK_2_12_0_EVKB-IMXRT1050\boards\evkbimxrt1050\driver_examples\flexspi\hyper_flash\polling_transfer 例程里的如下lookupTable，RADDR_DDR参数值是0x18，CADDR_DDR参数值是0x10，根据上一节的分析，RADDR_DDR里的高2bits会被FlexSPI设为0（RADDR[21:0]用于传输CA[37:16]）。

因为CAS = 3，所以CADDR_DDR里的高13bits也会被FlexSPI设为0（CADDR[2:0]用于传输CA[2:0]），这是符合S26KS512手册时序定义的。

flexspi_device_config_t deviceconfig = {
    .columnspace          = 3,
    .enableWordAddress    = true,
};

const uint32_t customLUT[CUSTOM_LUT_LENGTH] = {
    /* Read Data */
    [0] = FLEXSPI_LUT_SEQ(kFLEXSPI_Command_DDR,       kFLEXSPI_8PAD, 0xA0, kFLEXSPI_Command_RADDR_DDR, kFLEXSPI_8PAD, 0x18),
    [1] = FLEXSPI_LUT_SEQ(kFLEXSPI_Command_CADDR_DDR, kFLEXSPI_8PAD, 0x10, kFLEXSPI_Command_READ_DDR,  kFLEXSPI_8PAD, 0x04),
};

三、特殊行列混合地址Memory 读配置实例

最近我们在支持客户的过程中也发现了一些Memory有着不一样的行、列地址设计，比如如下这颗IS66WVO OctalRAM。从手册里找到其Command / Address bit assignment表里48bits的定义。与上一节HyperBus Flash/RAM不一样的是，其高位列地址并不是在8bits对齐处出现的。

1. ISSI出品的IS66/67WVO系列OctalRAM

对于IS66WVO这样的行、列地址设计，我们在lookupTable里该如何填入RADDR/CADDR_DDR参数值呢？首先CAS设为4，CADDR_DDR设为0x08可以解决CA[3:0]传输问题。

现在的重点是RADDR_DDR参数值，总共24bits传输位，低位还需要留2个保留位，所以RADDR_DDR仅能被设为0x16（RADDR[20:2]用于传输RA[12:0] + CA[9:4]），即如下面代码：

flexspi_device_config_t deviceconfig = {
    .columnspace          = 4,
    .enableWordAddress    = false,
};

const uint32_t customLUT[CUSTOM_LUT_LENGTH] = {
    /* Read Data with continuous burst Sequence in DDR command mode */
    [0] = FLEXSPI_LUT_SEQ(kFLEXSPI_Command_DDR,       kFLEXSPI_8PAD, 0xA0, kFLEXSPI_Command_DDR,       kFLEXSPI_8PAD, 0x00),
    [1] = FLEXSPI_LUT_SEQ(kFLEXSPI_Command_RADDR_DDR, kFLEXSPI_8PAD, 0x16, kFLEXSPI_Command_CADDR_DDR, kFLEXSPI_8PAD, 0x08),
    [2] = FLEXSPI_LUT_SEQ(kFLEXSPI_Command_DUMMY_DDR, kFLEXSPI_8PAD, 0x1E, kFLEXSPI_Command_READ_DDR,  kFLEXSPI_8PAD, 0x04),
};

看门狗模块（WDOG）在MCU应用里可以说是非常基础的功能模块。对于一个产品级的应用程序，如果它没有使能主控内部的看门狗模块，一般都不能算是一个合格的软件设计。

有的时候，硬件工程师觉得片内看门狗不可靠，还会在板级设计里再加入外部看门狗电路。

总之看门狗对于产品工作稳定性具有很重要的意义。

最近有一个i.MX RT客户注意到了芯片手册System Boot章节里提及了WDOG应用，想使能这个功能，并且要确认该功能真实生效以及评估对后续应用程序的影响。

借助客户的问题，我们来细聊下这个话题。

一、WDOG模块简介

首先我们来了解一下i.MX RT1xxx系列内部的WDOG模块，在i.MX RT1xxx内部一共有三个WDOG模块（WDOG1/2/3），虽然WDOG本质上就是个特殊功能定时器，但因为芯片设计时为其赋予的超时触发行为不同，所以其应用场合并不一样。

1.1 系统看门狗WDOG1/2

WDOG1和WDOG2属于系统看门狗，前者用于系统级复位（产生WDOG_RESET_B_DEB信号给SRC模块）防止系统发生异常，后者用于系统SNVS域安全警报（不会产生复位效果）。

不过从模块寄存器角度，WDOG1和WDOG2是一样的，因此除了超时触发行为外，它们其余方面特性是一样的：

1、模块内部两个计数时钟源是固定的，来自ipg_clk_32k以及anatop_xtal32k_clk 。

2、模块内部8bit定时器（Time-Out Counter）用于产生WDOG_RESET_B_DEB复位信号，计时精度固定为0.5秒，超时可设范围为0.5秒到128秒。

3、块内部定时器（Power Down Counter）用于产生对外输出的复位信号WDOG_B，其超时时间固定为16秒。

4、模块对外输出的信号最多有三个: WDOG_RST_B_DEB、WDOG_B、WDOG_ANY（仅WDOG1）。

5、模块使能信号WDOGx->WCR[WDE]可多次设置（并不是一次复位期间仅可write one once）。

6、模块配置寄存器与定时器计数值可直接修改。

7、模块Time-Out Counter默认是关闭的，Power Down Counter默认是开启的。

1.2 内核看门狗WDOG3(4)

WDOG3有时候又叫RTWDOG（对于i.MX RT1170，还存在用于默认CM4从核的WDOG4），属于内核看门狗，主要用于复位内核，防止程序陷入死循环。其模块寄存器跟WDOG1/2完全不同，更接近于一般的定时器模块设计：

1. 模块内部计数时钟源有四种选择，Bus clock / LPO clock / INTCLK / ERCLK 。

2. 模块内部16bit定时器（Time-Out Counter）用于产生内核复位信号。

3. 模块使能信号WDOGx->CS[EN]可多次设置（但是其属于write-once属性）。

4. 模块配置寄存器write-once bits与定时器计数值需要特殊unlock时序才可以修改。

5. 模块Time-Out Counter默认是开启的。

二、系统ROM里对WDOG的使用

i.MX RT1xxx系列芯片上电默认都是先执行系统BootROM，在BootROM里会有对看门狗的处理。默认情况下BootROM是不启用看门狗做代码执行守护的，只有当用户烧写了指定的eFuse位，看门狗功能才会生效。BootROM并没有使用默认开启的 WDOG3，而是将其关闭并打开了WDOG1作为看门狗。

2.1 看门狗使能

i.MX RT10xx系列芯片BootROM看门狗在eFuse里配置如下，包含eFuse 0x460[21]使能位与eFuse 0x6D0[15:13]超时时间设置。

i.MX RT1160/1170 芯片BootROM看门狗在eFuse里配置如下，包含eFuse 0x9A0[15]使能位与eFuse 0x9B0[2:0]超时时间设置，以及多了eFuse 0x9B0[5:3]关于WDOG_B外部信号脚选择设置。

2.2 看门狗作用

对于i.MX RT10xx系列，BootROM看门狗主要用于Serial Downloader分支程序下（SDP 模式BT_MODE = 2'b01，或者Device Boot模式BT_MODE = 2'bx0下启动失败进入了Serial Downloader）检测与主机通讯情况，只要在设置的超时时间里没有通信交互行为，看门狗就会复位整个系统（并不是单次通信就可以的，任意超时时间内都得保持交互）。如果在Device Boot模式下能够正常启动程序，则看门狗不会被使能。

对于i.MX RT1160/1170系列，BootROM看门狗不仅在Serial Downloader分支程序中有效，其在Device Boot模式下（BT_MODE = 2'bx0）也同样被使能了，这样做主要有两个用意：

如果因板级电路干扰导致首次启动程序失败，BootROM正常是直接跳转到了SDP模式不会再做启动程序行为。但是使能了看门狗，则在SDP模式下等待超时时间后系统复位会重新尝试启动程序，这样不断尝试直到板级干扰消失。

如果启动程序成功，BootROM会直接跳转到目标应用程序，但无法检验目标程序是否能够正常执行。但是使能了看门狗，如果应用程序不对看门狗做有效处理，系统还是会复位回来，这样相当于做了应用程序是否执行的验证。

三、使能WDOG后对i.MX RT开发的影响

现在回到文章开头提到的客户问题，如何判断BootROM中WDOG已经生效了，这个其实特别简单，在SDP模式下插上USB线，在资源管理器里观察是不是有HID设备每隔一段时间就会重新枚举一次，没错就是WDOG捣的鬼。

那么对于应用程序的开发，有什么注意事项呢？对于i.MX RT10xx其实没有任何影响，而对于i.MX RT1160/1170，则必须在应用程序里增加对WDOG1的处理。

在恩智浦提供的头文件system_MIMXRT1xxx.c文件里SystemInit()函数中其实有关于看门狗相关代码，默认是将全部的看门狗都关一遍（DISABLE_WDOG=1），这部分代码对于i.MX RT10xx程序是可以不做的，但是对于i.MX RT1160/1170就必须要做了。

业界首款基于ARM®Cortex®-M7的跨界处理器，达到3020 CoreMark得分和1284DMIPS，并可在600 MHz时提供20纳秒的中断延迟 - 现已上市，价格在同类解决方案中极具优势

恩智浦半导体（纳斯达克代码：NXPI）正式推出了i.MX RT 系列跨界解决方案，实现了高性能、高集成的同时最大限度地降低成本。随着市场对更加智能和更具“意识”的节点运算需求越来越大，节点设备对物联网(IoT)的发展愈加重要，人们希望节点设备能提供最低的成本、最高的计算性能以及更可靠的安全性及隐私保护。然而这些必需的功能，例如图形和显示支持以及无缝的连接性，不仅增加了系统级成本，而且延长了产品上市时间。

恩智浦通过构建i.MX RT跨界处理器来应对这一挑战，在提供应用处理器的高性能和功能的同时，还具有传统微控制器(MCU)的易用性和实时确定性操作。理想的应用包括音频子系统、消费和健康保健、家庭和楼宇自动化、工业计算、电机控制和电力转换。

全新的跨界处理器提供高水平的集成和丰富的用户体验（图形、显示和音频），同时降低系统级成本。i.MX RT具有大容量静态随机存取内存(SRAM)和集成DC-DC，可提供前所未有的性能，让您的每笔投入均物有所值。为外部存储器提供快速和安全的接口，不需要嵌入式闪存，从而降低了产品成本并显著降低了闪存编程成本。

“我们看到，嵌入式设计师被迫在最终产品的性能和成本之间作出权衡。i.MX RT在这两个领域实现了令人印象深刻的飞跃，这表明恩智浦的创新和对真实市场需求的理解。”EEMBC总裁Markus Levy表示。“这种独特的方法将彻底改变数千个IoT应用中的嵌入式设计。”

性能与功率比较

全新的i.MX RT1050是基于ARM Cortex-M7的最高性能设备，具有实时操作和应用处理器级功能。在600 MHz时，它比任何其他Cortex-M7产品的运行速度快50％，比现有Cortex-M4产品快两倍多。通过将这种高性能与Cortex-M7内核相结合，实现了低至20ns的中断延迟 - 是全球所有基于ARM Cortex的产品中最低的延迟时间。此外，通过集成512KB的紧耦合内存(TCM) SRAM，为实时IoT应用保持了非常高的有效内核性能。

集成的DC-DC转换器不仅消除了对外部PMIC的需求，而且使运行功率效率（每mW的CoreMark得分）比同类竞争MCU解决方案高2-4倍。基于110mA/MHz （全功能操作）的能耗表现，i.MX RT1050比基于Cortex-M7的同类竞争MCU要高2-3倍。

整合和易用性

i.MX RT1050可通过多种外部存储器接口选项实现高级GUI、增强型HMI以及更大的设计灵活性。高安全性嵌入式设计可以通过AES-128的高效加密引擎、高度安全启动(HAB)和实时QSPI闪存解密来实现。

MCU客户可以利用其当前的工具链，包括MCUXpresso软件和工具、IAR系统和ARM Keil MDK，节省时间并实现工具的重复使用。使用开源实时操作系统（包括FreeRTOS、ARM Mbed™操作系统、Zephyr™操作系统以及提供软件库、在线工具和支持的全球ARM生态系统）可以实现快速开发和简单的原型创作。使用与Arduino™硬件接口兼容的低成本评估套件(EVK)，还可以进一步加快开发速度。而恩智浦即时可用的USB C型屏蔽板可通过Arduino接口与i.MX RT配合使用，进一步降低开发难度。

“RT给市场带来了巨大的变化。它使客户能够在保持现有工具链和生态系统的同时，提升到应用处理器级的性能。与各种各样多引脚封装MCU相比，对低引脚数串行闪存编程也更容易。”恩智浦微控制器资深副总裁兼总经理Geoff Lees表示。“请继续关注，GHz Cortex-M的竞赛已经开始。”

产品定价和上市时间

更为重要的是，i.MX RT系列的高性能和功率效率都建立在合理的价格之上。而且，支持使用2-4层PCB设计也可大大降低BOM成本；与对MCU片上闪存编程相比，对外部闪存编程也可实现成本节省。

i.MX RT包括以下两个系列，可实现功能、定价和封装上最大的灵活性。

• i.MX RT1050现已上市，10K数量起始价2.98美元
• i.MX RT1020将于2018年第2季度上市，10K数量定价为2.18美元