数字电路

众所周知我们现在身处数字化的世界,那么究竟什么才是数字化呢?其实所谓的数字化就是以简单的0和1两个二进制数字为基础,对现实世界的各种数据进行搜集、存储、运算并显示的过程,而二进制中的0和1所依托的数字逻辑基础就是数字电路中两种基础状态。虽然我们自然界的各种元素都是模拟的,但信息化的社会已经离不开数字电路带来的0和1。

二进制是现在通用电子信息技术的运算基础,由于二进制仅有0和1两个基础数字,所以任何具有两个不同稳定状态的元件都可用二进制来表达,例如,电压的「高和低」、开关的「开和关」,电流的「正和负」等。一般来讲,利用数字来代表两种截然不同的状态是很容易实现的。在数字电路中,基本的逻辑门实现就直接应用了二进制,因此现代的计算机和依赖电路处理的设备里都延续了二进制的使用。

“【微控制器基础】——电路中的“数字与逻辑”(上)"

微控制器中常见的数字值

数字电路组成了芯片的基础,大部分具有数据处理和控制能力的芯片都是数字电路,目前最普遍的处理单元微控制器也不例外。微控制器借助数字电路提供的二进制数字0和1,能够理解「电压高低」、「电流是否流动」、「开还是关」等问题。

微控制器使用的数据是有单位的,当数据用二进制数表示时,一个数字称为一位。一般来讲,我们常见的微控制器可分为4位、8位或16位等,这些位数代表了在一个时钟周期内,微控制器所处理的二进制代码数。但值得注意的是,1K(Kilo)位是1024位,而不是1000位。

“【微控制器基础】——电路中的“数字与逻辑”(上)"

在二进制中,半字节(nibble)是一个4位的二进制数,代表1个半字节(4位)的数据。字节(byte)是一个8位的二进制数,代表1个字节(8位)的数据。此外,还可以使用“字”表示处理器所处理的数据。例如,在4位微控制器中,4位数据有时称为1个字;在16位微控制器中,16位数据有时称为1个字。因此,要提前查看在微控制器中1个字的位数是多少,以及如何处理它们。

除了二进制,在数据处理中,十进制与十六进制也是常见的数字值。下图为十进制数、二进制数和十六进制数的对比表。由于二进制数的4位可以用十六进制数中的1位来表示,所以通过采用十六进制数可以使二进制的数据处理起来很方便。

“【微控制器基础】——电路中的“数字与逻辑”(上)"

数字值之间的转换

若想将十进制转化为二进制,需要先用数字除以2,然后取余数,再逆序排列的方法。以十进制数100为例,首先要用100除以2。它能被50整除,余数为0。然后,用50除以2得到25,再用25除以2,去掉余数1,继续计算,直到不被整数除掉为止。计算结果的余数从下往上逆序排,便将其转换为了二进制数(1100100)。

“【微控制器基础】——电路中的“数字与逻辑”(上)"

那么如何转换为十六进制数呢?如果用100除以16,就是6,余数为4。因此,当十进制数100转换为十六进制数时,就变成了(64)。

“【微控制器基础】——电路中的“数字与逻辑”(上)"

无论是控制器还是处理器,无论是简单的单片机还是复杂的服务器,回归到最基础的部分就是这些由简单数字组成的算术单元。

来源:东芝半导体
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围观 51

数字电路中,把电压的高低用逻辑电平来表示。逻辑电平包括高电平和低电平这两种。不同的元器件形成的数字电路,电压对应的逻辑电平也不同。在TTL门电路中,把大于3.5伏的电压规定为逻辑高电平,用数字1表示;把电压小于0.3伏的电压规定为逻辑低电平,用数字0表示。数字电平从0变为1 的那一瞬间叫作上升沿 ,从1到0的那一瞬间叫作下降沿!

上升沿如下图示

就是指某个点的电位由低电位变成高电位的瞬间,采集的一个点动动作。例如你有一个带自锁的DC36V的接触器,当接触器启动时,电压一下子从0V变为36V,并且一直处于36V接通状态!但上升沿只是在接触器接通的瞬间(一个扫描周期),接通一下,然后就断开了。差不多相当于接通瞬间的点动按钮。上升沿:比如我们的矩形波,从0-1时,为上升沿,1-0时,为下降沿。在你需要某个信号为ON,而又不希望该信号的常ON(或OFF)状态影响你使用时,可用上升沿和下降沿指令。

上升沿就是从0变成1中间的过程

下降沿就是从1变成0中间的过程


图中所示,A为上升沿,B为下降沿。这是电子里的普通方波。


上升沿就是在这个逻辑信号从0变为1的第一个周期时,是接通的,以后的扫面周期就断开了!直到这个逻辑从1变成0 (其实就是下降沿了),再次从0变成1时又接通一个扫描周期!

上升沿和下降沿的主要作用是什么?

上升下降沿就是使用开关从0到1闭合时,或从1到0开关断开时,发出一个动作一个扫描周期的脉冲信号,应用范围比较广泛,但是上升下降沿在西门子300等plc编程时,不能使用临时变量,这个一定要注意。西门子200的P指令就相对于三菱的PLS上升微分指令,N指令就相对于PLF下降沿微分指令。使用道理是一样的。

用途很广,简单举例,例如:

1、如果设备运行的状态为开关量输入,上升沿则表示设备开始启动,下降沿则表示设备停机。

2、按钮为开关量输入,按下为上升沿,释放为下降沿。

结论:
上升沿:常开到闭合触发的瞬间执行!
下降沿:常闭到断开的瞬间执行。
上升沿就像点动启动按钮,
下降沿就像点动停止按钮!

1、三菱plc,使用上升沿脉冲启动,跟使用下降沿脉冲启动有何区别?

是有区别的,上升沿是指按键一按下的那一瞬间就控制输出(不管松不松开);而下降沿是指按键松开的那一瞬间才控制输出,如果按下按键一直不松开那就一没有动作。

2、PLC程序为什么上升沿和下降沿同时得电?

上升沿是信号接通的瞬间
下降沿是信号断开的瞬间
如果你的信号是点动信号接通停留的时间很短,所以上升沿和下降沿接近同时接通!

3、plc上升和下降沿指令是什么时候产生的?

当你的开关按下(也就是电路闭合)的一瞬间产生的脉冲就是上升沿脉冲,而当你的开关弹起(也就是电路断开)的一瞬间产生的脉冲就是下降沿脉冲。

4、三菱plc如何发一个脉冲?

三菱PLC内置了3个时间脉冲的特殊辅助继电器
分别是
M8011为时间脉冲10ms
M8012为时间脉冲100ms
M8013为时间脉冲1s
要其它时间的脉冲则可通过定时器控制自动复位电路来完成!

转自:电源Fan

围观 260

之所以说晶振是数字电路的心脏,就是因为所有的数字电路都需要一个稳定的工作时钟信号,最常见的就是用晶振来解决,可以说只要有数字电路的地方就可以见到晶振。

常见种类

我们常说的晶振,包含两种。

一种需要加驱动电路才能产生频率信号,这类晶振叫晶振谐振器,比如常见的49S封装、两脚封装的SMD3225 5032、少量四脚SMD封装。

一种不用加驱动电路,只需要加上电压信号,就能够产生频率信号,这种叫做晶振振荡器,基本上都是4脚封装,含有电源引脚、地引脚、频率输出引脚等。

主要参数选择

这里我们主要针对晶振谐振器。一般晶振的主要参数有,核心频率、工作温度、精度值、等效串联阻抗、匹配电容、封装形式等等。

晶振的核心频率,一般核心频率的选择取决于频率需求元件的要求,比如时钟芯片就需要32.768KHz的晶振,MCU一般是一个范围,基本上从4M到几十M都有。

晶振的工作温度,之所以把工作温度单独拿出来,主要是由于晶振是个物理的器件,工作温度与价格是成正比,工作温度要求越高,价格越高,所以选择晶振时也需要重点考虑工作温度。

晶振的精度值,精度一般常见的有0.5ppm、±5ppm、±10ppm、±20ppm、±50ppm等等。其中0.5ppm国内的目前只有通过数字补偿的才能做到,国外的有在3225甚至2016上实现高精度。精度的选择一般要参考频率需求器件对精度的要求。比如高精度的时钟芯片一般在±5ppm以内,普通的应用都选择在±20ppm左右。

晶振的等效串联阻抗,这个参数主要是与驱动能力有关系,也就是说跟驱动电流有关系。等效电阻小则需要的驱动电流就小。对外部驱动电路的适应能力就越高。

晶振的匹配电容,通过改变匹配电容的参数值,可以改变晶振的核心频率,也就是说可以通过调整晶振的匹配电容来对精度做微调。这也是目前国内做高精度温补晶振的主要办法。

封装形式

目前晶振的封装形式是多样的,需要根据自己的实际情况来进行选择,主要是根据板子的空间、加工方式、成本等方面来考虑。

常见注意事项

一般来说,晶振是一个系统的核心器件。晶振的好坏直接关系整个系统的稳定性。需要注意的主要有以下几点。

与加工工艺有关系的有以下两个方面:

① 一个是过高温的回流焊,由于晶振是个物理器件,在过回流焊的时候高温可能会对晶振的频率造成一定的影响,偏离核心频率,这个在使用K级别晶振的时候需要特别注意。

② 一个是清洗流程中的超声波清洗,这个主要是超声波频率如果落在晶振的工作频率上就可能引起晶振的共振,导致晶振内部的晶片碎掉,出现不良。

通常应用上需要注意的是让晶振工作在稳定状态,很多出现晶振失效的情况都是晶振长期工作在过驱动或者是欠驱动状态,这个可以通过查看晶振的输出引脚波形可以分析。过驱动可能导致晶振达不到正常的使用寿命,欠驱动可能导致晶振的抗干扰能力减弱,系统常常无故丢时钟。

抗干扰设计

由于晶振是个小信号器件,很容易受到外部的干扰,从而导致系统时钟出现问题。

这块主要从两个方面处理:
一个是layout上注意晶振时钟信号的处理,常用的是包地处理。
一个是对板上其他频率器件的处理,这个就需要做好不同频率间的隔离处理。

围观 32

本文就旁路电容、电源、地线设计、电压误差和由PCB布线引起的电磁干扰(EMI)等几个方面,讨论模拟和数字布线的基本相似之处及差别。

工程领域中的数字设计人员和数字电路板设计专家在不断增加,这反映了行业的发展趋势。尽管对数字设计的重视带来了电子产品的重大发展,但仍然存在,而且还会 一直存在一部分与模拟或现实环境接口的电路设计。模拟和数字领域的布线策略有一些类似之处,但要获得更好的结果时,由于其布线策略不同,简单电路布线设计 就不再是最优方案了。本文就旁路电容、电源、地线设计、电压误差和由PCB布线引起的电磁干扰(EMI)等几个方面,讨论模拟和数字布线的基本相似之处及 差别。

模拟和数字布线策略的相似之处

旁路或去耦电容

在布线时,模拟器件和数字器件都需要这些类型的电容,都需要靠近其电源引脚连接一个电容,此电容值通常为0.1uF。系统供电电源侧需要另一类电容,通常此电容值大约为10uF。

这些电容的位置如图1所示。电容取值范围为推荐值的1/10至10倍之间。但引脚须较短,且要尽量靠近器件(对于0.1uF电容)或供电电源(对于10uF电容)。

在电路板上加旁路或去耦电容,以及这些电容在板上的位置,对于数字和模拟设计来说都属于常识。但有趣的是,其原因却有所不同。在模拟布线设计中,旁路电容通 常用于旁路电源上的高频信号,如果不加旁路电容,这些高频信号可能通过电源引脚进入敏感的模拟芯片。一般来说,这些高频信号的频率超出模拟器件抑制高频信 号的能力。如果在模拟电路中不使用旁路电容的话,就可能在信号路径上引入噪声,更严重的情况甚至会引起振动。


图1 在模拟和数字PCB设计中,旁路或去耦电容(0.1uF)应尽量靠近器件放置。供电电源去耦电容(10uF)应放置在电路板的电源线入口处。所有情况下,这些电容的引脚都应较短


图2 在此电路板上,使用不同的路线来布电源线和地线,由于这种不恰当的配合,电路板的电子元器件和线路受电磁干扰的可能性比较大


图3 在此单面板中,到电路板上器件的电源线和地线彼此靠近。此电路板中电源线和地线的配合比图2中恰当。电路板中电子元器件和线路受电磁干扰(EMI)的可能性降低了679/12.8倍或约54倍

对于控制器和处理器这样的数字器件,同样需要去耦电容,但原因不同。这些电容的一个功能是用作“微型”电荷库。在数字电路中,执行门状态的切换通常需要很大 的电流。由于开关时芯片上产生开关瞬态电流并流经电路板,有额外的“备用”电荷是有利的。如果执行开关动作时没有足够的电荷,会造成电源电压发生很大变 化。电压变化太大,会导致数字信号电平进入不确定状态,并很可能引起数字器件中的状态机错误运行。流经电路板走线的开关电流将引起电压发生变化,电路板走 线存在寄生电感,可采用如下公式计算电压的变化:V = LdI/dt

其中,V = 电压的变化;L = 电路板走线感抗;dI = 流经走线的电流变化;dt =电流变化的时间。

因此,基于多种原因,在供电电源处或有源器件的电源引脚处施加旁路(或去耦)电容是较好的做法。

电源线和地线要布在一起

电源线和地线的位置良好配合,可以降低电磁干扰的可能性。如果电源线和地线配合不当,会设计出系统环路,并很可能会产生噪声。电源线和地线配合不当的PCB设计示例如图2所示。

此电路板上,设计出的环路面积为697cm2。采用图3所示的方法,电路板上或电路板外的辐射噪声在环路中感应电压的可能性可大为降低。

模拟和数字领域布线策略的不同之处

地平面是个难题

电路板布线的基本知识既适用于模拟电路,也适用于数字电路。一个基本的经验准则是使用不间断的地平面,这一常识降低了数字电路中的dI/dt(电流随时间的 变化)效应,这一效应会改变地的电势并会使噪声进入模拟电路。数字和模拟电路的布线技巧基本相同,但有一点除外。对于模拟电路,还有另外一点需要注意,就 是要将数字信号线和地平面中的回路尽量远离模拟电路。这一点可以通过如下做法来实现:将模拟地平面单独连接到系统地连接端,或者将模拟电路放置在电路板的 最远端,也就是线路的末端。这样做是为了保持信号路径所受到的外部干扰最小。对于数字电路就不需要这样做,数字电路可容忍地平面上的大量噪声,而不会出现问题。


图4 (左)将数字开关动作和模拟电路隔离,将电路的数字和模拟部分分开。 (右) 要尽可能将高频和低频分开,高频元件要靠近电路板的接插件


图5 在PCB上布两条靠近的走线,很容易形成寄生电容。由于这种电容的存在,在一条走线上的快速电压变化,可在另一条走线上产生电流信号


图6 如果不注意走线的放置,PCB中的走线可能产生线路感抗和互感。这种寄生电感对于包含数字开关电路的电路运行是非常有害的

元件的位置

如上所述,在每个PCB设计中,电路的噪声部分和“安静”部分(非噪声部分)要分隔开。一般来说,数字电路“富含”噪声,而且对噪声不敏感(因为数字电路有 较大的电压噪声容限);相反,模拟电路的电压噪声容限就小得多。两者之中,模拟电路对开关噪声最为敏感。在混合信号系统的布线中,这两种电路要分隔开,如 图4所示。

PCB设计产生的寄生元件

PCB设计中很容易形成可能产生问题的两种基本寄生元件:寄生电容和寄生电感。设计 电路板时,放置两条彼此靠近的走线就会产生寄生电容。可以这样做:在不同的两层,将一条走线放置在另一条走线的上方;或者在同一层,将一条走线放置在另一 条走线的旁边,如图5所示。在这两种走线配置中,一条走线上电压随时间的变化(dV/dt)可能在另一条走线上产生电流。如果另一条走线是高阻抗的,电场 产生的电流将转化为电压。

快速电压瞬变最常发生在模拟信号设计的数字侧。如果发生快速电压瞬变的走线靠近高阻抗模拟走线,这种误差将严重影响模拟电路的精度。在这种环境中,模拟电路有两个不利的方面:其噪声容限比数字电路低得多;高阻抗走线比较常见。

采用下述两种技术之一可以减少这种现象。最常用的技术是根据电容的方程,改变走线之间的尺寸。要改变的最有效尺寸是两条走线之间的距离。应该注意,变量d在 电容方程的分母中,d增加,容抗会降低。可改变的另一个变量是两条走线的长度。在这种情况下,长度L降低,两条走线之间的容抗也会降低。

另一种技术是在这两条走线之间布地线。地线是低阻抗的,而且添加这样的另外一条走线将削弱产生干扰的电场,如图5所示。

电路板中寄生电感产生的原理与寄生电容形成的原理类似。也是布两条走线,在不同的两层,将一条走线放置在另一条走线的上方;或者在同一层,将一条走线放置在 另一条的旁边,如图6所示。在这两种走线配置中,一条走线上电流随时间的变化(dI/dt),由于这条走线的感抗,会在同一条走线上产生电压;并由于互感 的存在,会在另一条走线上产生成比例的电流。如果在第一条走线上的电压变化足够大,干扰可能会降低数字电路的电压容限而产生误差。并不只是在数字电路中才 会发生这种现象,但这种现象在数字电路中比较常见,因为数字电路中存在较大的瞬时开关电流。

为消除电磁干扰源的潜在噪声,最好将“安静”的模拟线路和噪声I/O端口分开。要设法实现低阻抗的电源和地网络,应尽量减小数字电路导线的感抗,尽量降低模拟电路的电容耦合。

结语

数字和模拟范围确定后,谨慎地布线对获得成功的PCB至关重要。布线策略通常作为经验准则向大家介绍,因为很难在实验室环境中测试出产品的最终成功与否。因此,尽管数字和模拟电路的布线策略存在相似之处,还是要认识到并认真对待其布线策略的差别。

来源:ittbank

围观 310

本文就旁路电容、电源、地线设计、电压误差和由布线引起的电磁干扰(EMI)等几个方面,讨论模拟和数字布线的基本相似之处及差别。

工程领域中的数字设计人员和板设计专家在不断增加,这反映了行业的发展趋势。尽管对数字设计的重视带来了电子产品的重大发展,但仍然存在,而且还会一直存在一部分与模拟或现实环境接口的电路设计。模拟和数字领域的布线策略有一些类似之处,但要获得更好的结果时,由于其布线策略不同,简单电路布线设计就不再是最优方案了。本文就旁路电容、电源、地线设计、电压误差和由布线引起的电磁干扰(EMI)等几个方面,讨论模拟和数字布线的基本相似之处及差别。

模拟和数字布线策略的相似之处

旁路或去耦电容

在布线时,模拟器件和数字器件都需要这些类型的电容,都需要靠近其电源引脚连接一个电容,此电容值通常为0.1uF。系统供电电源侧需要另一类电容,通常此电容值大约为10uF。

这些电容的位置如图1所示。电容取值范围为推荐值的1/10至10倍之间。但引脚须较短,且要尽量靠近器件(对于0.1uF电容)或供电电源(对于10uF电容)。

在电路板上加旁路或去耦电容,以及这些电容在板上的位置,对于数字和模拟设计来说都属于常识。但有趣的是,其原因却有所不同。在模拟布线设计中,旁路电容通常用于旁路电源上的高频信号,如果不加旁路电容,这些高频信号可能通过电源引脚进入敏感的模拟芯片。一般来说,这些高频信号的频率超出模拟器件抑制高频信号的能力。如果在模拟电路中不使用旁路电容的话,就可能在信号路径上引入噪声,更严重的情况甚至会引起振动。

PCB设计之模拟电路VS数字电路

图1 在模拟和数字设计中,旁路或去耦电容(0.1uF)应尽量靠近器件放置。供电电源去耦电容(10uF)应放置在电路板的电源线入口处。所有情况下,这些电容的引脚都应较短
PCB设计之模拟电路VS数字电路

图2 在此电路板上,使用不同的路线来布电源线和地线,由于这种不恰当的配合,电路板的电子元器件和线路受电磁干扰的可能性比较大
PCB设计之模拟电路VS数字电路

图3 在此单面板中,到电路板上器件的电源线和地线彼此靠近。此电路板中电源线和地线的配合比图2中恰当。电路板中电子元器件和线路受电磁干扰(EMI)的可能性降低了679/12.8倍或约54倍

对于控制器和处理器这样的数字器件,同样需要去耦电容,但原因不同。这些电容的一个功能是用作“微型”电荷库。在中,执行门状态的切换通常需要很大的电流。由于开关时芯片上产生开关瞬态电流并流经电路板,有额外的“备用”电荷是有利的。如果执行开关动作时没有足够的电荷,会造成电源电压发生很大变化。电压变化太大,会导致数字信号电平进入不确定状态,并很可能引起数字器件中的状态机错误运行。流经电路板走线的开关电流将引起电压发生变化,电路板走线存在寄生电感,可采用如下公式计算电压的变化:V = LdI/dt

其中,V = 电压的变化;L = 电路板走线感抗;dI = 流经走线的电流变化;dt =电流变化的时间。

因此,基于多种原因,在供电电源处或有源器件的电源引脚处施加旁路(或去耦)电容是较好的做法。

电源线和地线要布在一起

电源线和地线的位置良好配合,可以降低电磁干扰的可能性。如果电源线和地线配合不当,会设计出系统环路,并很可能会产生噪声。电源线和地线配合不当的PCB设计示例如图2所示。

此电路板上,设计出的环路面积为697cm2。采用图3所示的方法,电路板上或电路板外的辐射噪声在环路中感应电压的可能性可大为降低。

模拟和数字领域布线策略的不同之处

地平面是个难题

电路板布线的基本知识既适用于模拟电路,也适用于。一个基本的经验准则是使用不间断的地平面,这一常识降低了数字电路中的dI/dt(电流随时间的变化)效应,这一效应会改变地的电势并会使噪声进入模拟电路。数字和模拟电路的布线技巧基本相同,但有一点除外。

对于模拟电路,还有另外一点需要注意,就是要将数字信号线和地平面中的回路尽量远离模拟电路。这一点可以通过如下做法来实现:将模拟地平面单独连接到系统地连接端,或者将模拟电路放置在电路板的最远端,也就是线路的末端。这样做是为了保持信号路径所受到的外部干扰最小。对于数字电路就不需要这样做,数字电路可容忍地平面上的大量噪声,而不会出现问题。

PCB设计之模拟电路VS数字电路

图4 (左)将数字开关动作和模拟电路隔离,将电路的数字和模拟部分分开。 (右) 要尽可能将高频和低频分开,高频元件要靠近电路板的接插件
PCB设计之模拟电路VS数字电路

图5 在PCB上布两条靠近的走线,很容易形成寄生电容。由于这种电容的存在,在一条走线上的快速电压变化,可在另一条走线上产生电流信号
PCB设计之模拟电路VS数字电路

图6 如果不注意走线的放置,PCB中的走线可能产生线路感抗和互感。这种寄生电感对于包含数字开关电路的电路运行是非常有害的

元件的位置

如上所述,在每个PCB设计中,电路的噪声部分和“安静”部分(非噪声部分)要分隔开。一般来说,数字电路“富含”噪声,而且对噪声不敏感(因为数字电路有较大的电压噪声容限);相反,模拟电路的电压噪声容限就小得多。两者之中,模拟电路对开关噪声最为敏感。在混合信号系统的布线中,这两种电路要分隔开,如图4所示。

PCB设计产生的寄生元件

PCB设计中很容易形成可能产生问题的两种基本寄生元件:寄生电容和寄生电感。设计电路板时,放置两条彼此靠近的走线就会产生寄生电容。可以这样做:在不同的两层,将一条走线放置在另一条走线的上方;或者在同一层,将一条走线放置在另一条走线的旁边,如图5所示。

在这两种走线配置中,一条走线上电压随时间的变化(dV/dt)可能在另一条走线上产生电流。如果另一条走线是高阻抗的,电场产生的电流将转化为电压。

快速电压瞬变最常发生在模拟信号设计的数字侧。如果发生快速电压瞬变的走线靠近高阻抗模拟走线,这种误差将严重影响模拟电路的精度。在这种环境中,模拟电路有两个不利的方面:其噪声容限比数字电路低得多;高阻抗走线比较常见。

采用下述两种技术之一可以减少这种现象。最常用的技术是根据电容的方程,改变走线之间的尺寸。要改变的最有效尺寸是两条走线之间的距离。应该注意,变量d在电容方程的分母中,d增加,容抗会降低。可改变的另一个变量是两条走线的长度。在这种情况下,长度L降低,两条走线之间的容抗也会降低。

另一种技术是在这两条走线之间布地线。地线是低阻抗的,而且添加这样的另外一条走线将削弱产生干扰的电场,如图5所示。

电路板中寄生电感产生的原理与寄生电容形成的原理类似。也是布两条走线,在不同的两层,将一条走线放置在另一条走线的上方;或者在同一层,将一条走线放置在另一条的旁边,如图6所示。在这两种走线配置中,一条走线上电流随时间的变化(dI/dt),由于这条走线的感抗,会在同一条走线上产生电压;并由于互感的存在,会在另一条走线上产生成比例的电流。如果在第一条走线上的电压变化足够大,干扰可能会降低数字电路的电压容限而产生误差。并不只是在数字电路中才会发生这种现象,但这种现象在数字电路中比较常见,因为数字电路中存在较大的瞬时开关电流。

为消除电磁干扰源的潜在噪声,最好将“安静”的模拟线路和噪声I/O端口分开。要设法实现低阻抗的电源和地网络,应尽量减小数字电路导线的感抗,尽量降低模拟电路的电容耦合。

结语

数字和模拟范围确定后,谨慎地布线对获得成功的PCB至关重要。布线策略通常作为经验准则向大家介绍,因为很难在实验室环境中测试出产品的最终成功与否。因此,尽管数字和模拟电路的布线策略存在相似之处,还是要认识到并认真对待其布线策略的差别。

转自:捷配电子市场

围观 420

这是一个在逻辑设计中注意事项列表,由此引起的错误常使得设计不可靠或速度较慢,为了提高设计性能和提高速度的可靠性,必须确定设计通过所有的这些检查。

可靠性

1. 为时钟信号选用全局时钟缓冲器BUFG!

不选用全局时钟缓冲器的时钟将会引入偏差。

2. 只用一个时钟沿来寄存数据

使用时钟的两个沿是不可靠的,因为时钟的某沿或者两个沿会漂移。如果时钟有漂移而且你只使用了时钟的一个沿,你就降低了时钟边沿漂移的风险。这个问题可以这样来解决:就是允许CLKDLL自动纠正时钟的占空比,以达百分之五十的占空比。否则强烈建议只使用一个时钟沿。

3. 除了用CLKDLL或DCM产生的时钟外不要在内部产生时钟

这包括产生门控时钟和分频时钟。作为替代,可以建立时钟使能或使用CLKDLL或DCM来产生不同的时钟信号。对于一个纯同步设计,建议在任何可能的情况下只使用一个时钟。

4. 不要在内部产生异步的控制信号(例如复位信号或者置位信号)

内部产生的异步控制信号会产生毛刺,作为替代,可以产生一个同步的复位/置位信号。要比需要作用的时刻提前一个时钟周期进行这个异步信号的同步。

5. 不要使用没有相位关系的多个时钟

也许并不总能避免这个条件,在这些情况下确定已使用了适当的同步电路来跨越时钟域,并已适当地约束了跨越时钟域的路径。

6. 不要使用内部锁存器

内部锁存器会混淆时序,而且常常会引入另外的时钟信号。内部锁存器在透明门打开时可以被看成是组合逻辑,但在门被锁存时可以被看成是同步元件,这将会混淆时序分析。内部锁存器常常会引入门控时钟,门控时钟会产生毛刺使得设计变得不可靠。

性能

1. 逻辑级的时延不要超过时序预算的百分之五十

每个路径逻辑级时延可以在逻辑级时序报告或布局后时序报告中找到,详细分析了每个路径之后,时序分析器将生成每个路径时延的统计量,检查一下总共的逻辑级时延,确保不超过时序预算的百分之五十。

2. IOB 寄存器

IOB寄存器提供了最快的时钟到输出和输入到时钟的时延。首先,有一些限制。

对于输入寄存器在从管脚到寄存器间不能有组合逻辑存在。对于输出寄存器,在寄存器和管脚之间也不能有组合逻辑存在。对于三态输出,在IOB中的所有的寄存器必须使用同一个时钟信号和复位信号,而且IOB三态寄存器必须低电平有效才能放到IOB中(三态缓冲器低电平有效,所以在寄存器和三态缓冲器之间不需要一个反相器)。

必须使软件能够选用IOB寄存器,可以设置全局实现选项:为输入、输出或输入输出选择IOB寄存器。缺省值为关 off。

你也可在综合工具或在用户约束文件UCF中设定,使得能够使用IOB寄存器。句法为: INST IOB = TRUE;

3. 对于关键的输出选择快速转换速率

可以为LVCMOS和LVTTL电平选择转换速率,快速的转换速率会降低输出时延,但会增加地弹,所以必须在仔细考虑的基础之上选择快速转换速率。

4. 流水逻辑

如果你的设计允许增加延迟,对组合逻辑采用流水操作可以提高性能。在Xilinx的FPGA中有大量的寄存器,对每一个四输入LUT有一个对应的寄存器,在牺牲延迟的情况下,利用这些寄存器可以增加数据吞吐量。

5. 为四输入的LUT结构进行代码优化

记住每一个查找表可以建立一个四输入的组合逻辑函数。如果需要更大的功能,可根据“四输入组合逻辑”这个特性,分析、优化实现该功能所需的查找表的数目。

6. 使用Case语句而不是if-then-else语句

复杂的if-then-else语句通常会生成优先级译码逻辑,这将会增加这些路径上的组合时延(现在大部分综合工具,可以把if-else的优先级逻辑层次打平)。用来产生复杂逻辑的Case语句通常会生成不会有太多时延的并行逻辑。对于Verilog,可以使用约束parallel_case。

7. 多用Xilinx自带Core generate

Core generate针对 Xilinx的结构进行了优化,许多块都可以允许用户配置,包括大小、宽度和流水延迟。查看设计中的关键路径,是否可以在核生成器中产生一个核来提高关键路径性能。避免由代码来推断,又麻烦,又不可靠。

8. FSM的设计限制在一个层次中

为了允许综合工具完全优化FSM,它必须在它自己的块中优化。如果不是这样的话,这将使得综合工具将FSM逻辑和它周围的逻辑一起优化。FSM不能包括任何的算术逻辑、数据通路逻辑或者其它与状态机不相关的组合逻辑。

9. 使用两个进程或always块的有限状态机

下一个状态和输出译码逻辑必须放在独立的进程或always块中,这将不允许综合工具在输出和下一个状态译码逻辑之间共享资源。便于代码维护。

10. 使用一位有效编码(one-hot、gray)FSM

一位有效编码通常会在富含寄存器的FPGA中提供最高性能的状态机。

11. 为每一个叶级(leaf-level)块提供寄存输出

叶级块是可以推论的逻辑块,而结构级(structural-level)的块仅例化较底层的块,这样就建立了层次。如果叶级块是寄存输出,则可使综合工具保留层次。这可使分析这些代码的静态时序变得比较容易。对module与module之间的边界信号(用时钟同步)进行寄存输出,可以使得各个块之间有确定的同步时序关系。

12. 不同的计数器风格

二进制计数器是非常慢的。如果二进制计数器是关键路径,可以考虑使用不同风格的计数器LFSR、Pre-scalar或Johnson。

13. 设计必须被层次化的分成不同的功能块

首先是较顶层的功能块,然后是较底层的块,也应该包括特定技术的块。设计层次化使得设计更可读、更易调试、更易复用。

14. 高扇出网络需要复制寄存器

可以通过XST或者synplify pro等综合工具的综合选项来进行控制。

15. 利用四种全局约束来对设计进行全局的约束

周期(对每个时钟),输入偏移、输出偏移、管脚到管脚的时间。也许会有针对多周期路径、失败路径和关键路径的其它约束,但是必须从这四个全局约束开始。

来源: 电子产品世界

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形成干扰的基本要素有三个:

(1)干扰源,指产生干扰的元件、设备或信号,用数学语言描述如下:du/dt,di/dt大的地方就是干扰源。如:雷电、继电器、可控硅、电机、高频时钟等都可能成为干扰源。

(2)传播路径,指干扰从干扰源传播到敏感器件的通路或媒介。典型的干扰传播路径是通过导线的传导和空间的辐射。

(3)敏感器件,指容易被干扰的对象。如:A/D、D/A变换器,单片机,数字IC,弱信号放大器等。
抗干扰设计的基本原则是:抑制干扰源,切断干扰传播路径,提高敏感器件的抗干扰性能。(类似于传染病的预防)
1、抑制干扰源

抑制干扰源就是尽可能的减小干扰源的du/dt,di/dt。这是抗干扰设计中最优先考虑和最重要的原则,常常会起到事半功倍的效果。减小干扰源的du/dt主要是通过在干扰源两端并联电容来实现。减小干扰源的di/dt则是在干扰源回路串联电感或电阻以及增加续流二极管来实现。

抑制干扰源的常用措施如下:

(1)继电器线圈增加续流二极管,消除断开线圈时产生的反电动势干扰。仅加续流二极管会使继电器的断开时间滞后,增加稳压二极管后继电器在单位时间内可动作更多的次数。

(2)在继电器接点两端并接火花抑制电路(一般是RC串联电路,电阻一般选几K到几十K,电容选0.01uF),减小电火花影响。

(3)给电机加滤波电路,注意电容、电感引线要尽量短。

(4)电路板上每个IC要并接一个0.01μF~0.1μF高频电容,以减小IC对电源的影响。注意高频电容的布线,连线应靠近电源端并尽量粗短,否则,等于增大了电容的等效串联电阻,会影响滤波效果。

(5)布线时避免90度折线,减少高频噪声发射。

(6)可控硅两端并接RC抑制电路,减小可控硅产生的噪声(这个噪声严重时可能会把可控硅击穿的)。

按干扰的传播路径可分为传导干扰和辐射干扰两类。

所谓传导干扰是指通过导线传播到敏感器件的干扰。高频干扰噪声和有用信号的频带不同,可以通过在导线上增加滤波器的方法切断高频干扰噪声的传播,有时也可加隔离光耦来解决。电源噪声的危害最大,要特别注意处理。所谓辐射干扰是指通过空间辐射传播到敏感器件的干扰。一般的解决方法是增加干扰源与敏感器件的距离,用地线把它们隔离和在敏感器件上加蔽罩。

2、切断干扰传播路径的常用措施如下

(1)充分考虑电源对单片机的影响。电源做得好,整个电路的抗干扰就解决了一大半。许多单片机对电源噪声很敏感,要给单片机电源加滤波电路或稳压器,以减小电源噪声对单片机的干扰。比如,可以利用磁珠和电容组成π形滤波电路,当然条件要求不高时也可用100Ω电阻代替磁珠。

(2)如果单片机的I/O口用来控制电机等噪声器件,在I/O口与噪声源之间应加隔离(增加π形滤波电路)。控制电机等噪声器件,在I/O口与噪声源之间应加隔离(增加π形滤波电路)。

(3)注意晶振布线。晶振与单片机引脚尽量靠近,用地线把时钟区隔离起来,晶振外壳接地并固定。此措施可解决许多疑难问题。

(4)电路板合理分区,如强、弱信号,数字、模拟信号。尽可能把干扰源(如电机,继电器)与敏感元件(如单片机)远离。

(5)用地线把数字区与模拟区隔离,数字地与模拟地要分离,最后在一点接于电源地。A/D、D/A芯片布线也以此为原则,厂家分配A/D、D/A芯片引脚排列时已考虑此要求。

(6)单片机和大功率器件的地线要单独接地,以减小相互干扰。大功率器件尽可能放在电路板边缘。

(7)在单片机I/O口,电源线,电路板连接线等关键地方使用抗干扰元件如磁珠、磁环、电源滤波器,屏蔽罩,可显着提高电路的抗干扰性能。

3、提高敏感器件的抗干扰性能

提高敏感器件的抗干扰性能是指从敏感器件这边考虑尽量减少对干扰噪声的拾取,以及从不正常状态尽快恢复的方法。

提高敏感器件抗干扰性能的常用措施如下:

(1)布线时尽量减少回路环的面积,以降低感应噪声。

(2)布线时,电源线和地线要尽量粗。除减小压降外,更重要的是降低耦合噪声。

(3)对于单片机闲置的I/O口,不要悬空,要接地或接电源。其它IC的闲置端在不改变系统逻辑的情况下接地或接电源。

(4)对单片机使用电源监控及看门狗电路,如:IMP809,IMP706,IMP813,X25043,X25045等,可大幅度提高整个电路的抗干扰性能。

(5)在速度能满足要求的前提下,尽量降低单片机的晶振和选用低速数字电路。

(6)IC器件尽量直接焊在电路板上,少用IC座。

接下来再说说在这方面的经验。

软件方面:

1、常将不用的代码空间全清成“0”,因为这等效于NOP,可在程序跑飞时归位;

2、在跳转指令前加几个NOP,目的同1;

3、在无硬件WatchDog时可采用软件模拟WatchDog,以监测程序的运行;

4、涉及处理外部器件参数调整或设置时,为防止外部器件因受干扰而出错可定时将参数重新发送一遍,这样可使外部器件尽快恢复正确;

5、通讯中的抗干扰,可加数据校验位,可采取3取2或5取3策略;

6、在有通讯线时,如I^2C、三线制等,实际中我们发现将Data线、CLK线、INH线常态置为高,其抗干扰效果要好过置为低。

硬件方面:

1、地线、电源线的部线肯定重要了!

2、线路的去偶;

3、数、模地的分开;

4、每个数字元件在地与电源之间都要104电容;

5、在有继电器的应用场合,尤其是大电流时,防继电器触点火花对电路的干扰,可在继电器线圈间并一104和二极管,在触点和常开端间接472电容,效果不错!

6、为防I/O口的串扰,可将I/O口隔离,方法有二极管隔离、门电路隔离、光偶隔离、电磁隔离等;

7、当然多层板的抗干扰肯定好过单面板,但成本却高了几倍。

8、选择一个抗干扰能力强的器件比之任何方法都有效,这点应该最重要。

来源: 技术小白

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