单片机是单片微型计算机的简称。它是在一块芯片上，以CPU为核心，同时集成了常用的计算机外部设备的计算机系统，称之为MCU（Micro Controller Unit)。

单片机是为特定应用场景定制的计算机系统，此特性就决定了，单片机的种类与型号是成千上万的。刚接触单片机开发，可能被这个庞大的吓到了，如何掌握特定的单片机使用方法，并开发出高质量的单片机控制系统，就成了让人头疼的问题。

这里我们可以先从单片机的结构着手分析。

单片机上的核心器件是CPU（Central Processing Unit），在CPU周围是各式各样的总线，总线的一端，连接的是常用的计算机外部设备，比如：I/O设备、USART设备、A/D设备、RAM、Flash ROM、SPI总线控制设备... ...等等。

先不去解释总线的总类与它们的工作原理，也不去解释设备的工作原理，做个比方：CPU好比大脑，设备就好比身体器官，总线好比神经。人在做动作的时候，大脑通过神经传导控制信息给身体器官，器官再把动作过程信息通过神经反馈信号给大脑。如果我们理解了这个动作原理，那么，单片机的工作原理也就不难理解了。

单片机上的设备，提供给外界访问接口叫做寄存器组，寄存器分为三类：控制寄存器、状态寄存器、数据寄存器。控制寄存器，可以用来设定设备的工作方式；状态寄存器，可以用来查询设备的工作状态；数据寄存器，用来完成外界与设备的数据交互。一般情况来讲，CPU通过总线访问某设备的控制寄存器，通过向该寄存器写入控制数据，完成设备控制方式设定。然后，再通过状态寄存器不断查询设备的工作状态，根据工作状态来确定如何与设备进行数据交互，数据交互工作就是通过数据寄存器来完成的。

由此可见，掌握单片机编程，实际上就是掌握如何使用片上设备。如何掌握片上设备的使用方法呢？按照下面的六步操作，就简单多了。

第一、详细了解片上设备的功能与作用；

第二、掌握与该设备相关的概念、技术术语、技术参数等内容；

第三、通过器件手册，了解与该设备相关的寄存器组；

第四、确定设备的使用方法；

第五、绘制设备使用控制流程图；

第六、编写程序；

CAN总线的设计经常遇到错误定位等问题，但是CAN总线测试工程师主要关注的问题不过是这几个！解决这几个问题，CAN通讯问题80%得以解决。

一、定位干扰原因

当总线有干扰时，有经验的工程师能够迅速定位，但是对于新手来说却很麻烦。造成总线干扰的原因有很多，比如通过电磁辐射耦合到通讯电缆中、屏蔽线接地没处理好、隔离了通讯没有隔离电源等。通过下图我们可以推导出，现场的干扰不是通过电磁辐射进来，整车的网络也没有干扰，基本可以断定干扰就是电机驱动器的CAN通讯没隔离好。

二、消除延时误差的方法

为了减小延时，增加通讯距离和降低通讯错误率，我们可以采取以下措施：
  •   采用磁隔离的CTM1051方案设计接口收发电路；
  •   用较粗的导线代替细导线，标准为1.5线缆（延迟为5ns/m）；
  •   使用镀金或镀银的线缆；
  •   增加网桥中继设备CANBridge延长通讯距离；
  •   采用光纤传输，如致远电子的CANHUB-AF1S1，同等波特率可延长1倍通讯距离。

三、信号地（CAN-GND）

1、信号地概念

信号地也称为隔离地，为使电子设备工作时有一个统一的参考电位，避免有害电磁场的干扰，使设备稳定可靠的工作，设备中的信号电路统一参考地，即CAN-GND。

2、信号地处理

许多实际应用中，设计者常直接将每个节点的参考地接于本地的大地，作为信号的返回地，看似正常可靠的做法，却存在极大的隐患！

信号地（CAN-GND）正确的接法主要分为两种：

  •   单屏蔽层线缆：如果线缆是单屏蔽层，信号地理想接法是使用专门的信号线将所有节点信号地连接，起到参考地的作用。但如果缺少信号地线，亦可将所有节点信号地都连接到屏蔽层，但这样屏蔽效果亦差强人意。

  •   双屏蔽层线缆：当使用双层屏蔽电缆时，需要将所有节点信号地连接到内屏蔽层，若使用非屏蔽线进行数据传输时，请保持信号地管脚悬空处理。

所有节点信号地接到屏蔽层或者双屏蔽层的内层后，屏蔽层处理方式注意为单点接地，不可多点接地，否则会在信号地线上形成地环流。

另外，单点接地时为了加大供电地和信号地之间的隔离电阻，阻止共地阻抗电路耦合产生的电磁干扰，注意采用隔离浮地设计，通过阻容方式将屏蔽层与外壳隔离。

电子工程师指从事各类电子设备和信息系统研究、教学、产品设计、科技开发、生产和管理等工作的高级工程技术人才。一般分为硬件工程师和软件工程师。

硬件工程师：主要负责电路分析、设计；并以电脑软件为工具进行PCB设计，待工厂PCB制作完毕并且焊接好电子元件之后进行测试、调试。

软件工程师：主要负责单片机、DSP、ARM、FPGA等嵌入式程序的编写及调试。FPGA程序有时属硬件工程师工作范畴。

是人就会犯错，何况是工程师呢？虽然斗转星移，工程师们却经常犯同样的错误！下面，就请各位对号入座，看看自己有没有中招。

这些拉高/拉低的电阻用多大的阻值关系不大，就选个整数5K吧

点评：市场上不存在5K的阻值，最接近的是 4.99K（精度1%），其次是5.1K（精度5%），其成本分别比精度为20%的4.7K高4倍和2倍。20%精度的电阻阻值只有1、1.5、2.2、 3.3、4.7、6.8几个类别（含10的整数倍）；类似地，20%精度的电容也只有以上几种值，如果选了其它的值就必须使用更高的精度，成本就翻了几倍，却不能带来任何好处。

这部分电路只要按照软件设计，就不会有问题

点评：硬件上很多电气特性直接受软件控制，但软件是经常发生意外的，程序跑飞了之后无法预料会有什么操作。设计者应确保不论软件做什么样的操作，硬件都不应在短时间内发生永久性损坏。

这点逻辑用74XX的门电路搭也行，但太土，还是用CPLD吧，显得高档多了。

74XX的门电路只几毛钱，而CPLD至少也得几十块。成本提高了N倍不说，还给生产、文档等工作增添数倍的工作。

这板子的PCB设计要求不高，就用细一点的线，自动布吧

点评：自动布线必然要占用更大的PCB面积，同时产生比手动布线多好多倍的过孔，在批量很大的产品中，PCB厂家降价所考虑的因素除了商务因素外，就是线宽和过孔数量，它们分别影响到PCB的成品率和钻头的消耗数量，节约了供应商的成本，也就给降价找到了理由。

我们这系统是220V供电，就不用在乎功耗问题了

点评：低功耗设计并不仅仅是为了省电，更多的好处在于降低了电源模块及散热系统的成本、由于电流的减小也减少了电磁辐射和热噪声的干扰。随着设备温度的降低，器件寿命则相应延长（半导体器件的工作温度每提高10度，寿命则缩短一半）

这些总线信号都用电阻拉一下，感觉放心些

点评：信号需要上下拉的原因很多，但也不是个个都要拉。上下拉电阻拉一个单纯的输入信号，电流也就几十微安以下，但拉一个被驱动了的信号，其电流将达毫安级，现在的系统常常是地址数据各32位，可能还有244/245隔离后的总线及其它信号，都上拉的话，几瓦的功耗就耗在这些电阻上了（不要用8毛钱一度电 的观念来对待这几瓦的功耗）。

CPU和FPGA的这些不用的I/O口怎么处理呢？先让它空着吧，以后再说

点评：不用的I/O口如果悬空的话，受外界的一点点干扰就可能成为反复振荡的输入信号了，而MOS器件的功耗基本取决于门电路的翻转次数。如果把它上拉的话，每个引脚也会有微安级的电流，所以最好的办法是设成输出（当然外面不能接其它有驱动的信号）

这款FPGA还剩这么多门用不完，可尽情发挥吧

点评：FGPA的功耗与被使用的触发器数量及其翻转次数成正比，所以同一型号的FPGA在不同电路不同时刻的功耗可能相差100倍。尽量减少高速翻转的触发器数量是降低FPGA功耗的根本方法。

这些小芯片的功耗都很低，不用考虑

点评：对于内部不太复杂的芯片功耗是很难确定的，它主要由引脚上的电流确定，一个ABT16244，没有负载的话耗电大概不到1毫安，但它的指标是每个脚可 驱动60毫安的负载（如匹配几十欧姆的电阻），即满负荷的功耗最大可达60*16=960mA，当然只是电源电流这么大，热量都落到负载身上了。

存储器有这么多控制信号，我这块板子只需要用OE和WE信号就可以了，片选就接地吧，这样读操作时数据出来得快多了。

点评：大部分存储器的功耗在片选有效时（不论OE和WE如何）将比片选无效时大100倍以上，所以应尽可能使用CS来控制芯片，并且在满足其它要求的情况下尽可能缩短片选脉冲的宽度。

这些信号怎么都有过冲啊？只要匹配得好，就可消除了

点评：除了少数特定信号外（如100BASE-T、CML），都是有过冲的，只要不是很大，并不一定都需要匹配，即使匹配也并非要匹配得最好。象TTL的输 出阻抗不到50欧姆，有的甚至20欧姆，如果也用这么大的匹配电阻的话，那电流就非常大了，功耗是无法接受的，另外信号幅度也将小得不能用，再说一般信号 在输出高电平和输出低电平时的输出阻抗并不相同，也办法做到完全匹配。所以，TTL、LVDS、422等信号的匹配只要做到过冲可以接受即可。

降低功耗都是硬件人员的事，与软件没关系

点 评：硬件只是搭个舞台，唱戏的却是软件，总线上几乎每一个芯片的访问、每一个信号的翻转差不多都由软件控制的，如果软件能减少外存的访问次数（多使用寄存 器变量、多使用内部CACHE等）、及时响应中断（中断往往是低电平有效并带有上拉电阻）及其它争对具体单板的特定措施都将对降低功耗作出很大的献。

这主频100M的CPU只能处理70%，换200M主频的就没事了

点评：系统的处理能力牵涉到多种多样的因素，在通信业务中其瓶颈一般都在存储器上，CPU再快，外部访问快不起来也是徒劳。

CPU用大一点的CACHE，就应该快了

点 评：CACHE的增大，并不一定就导致系统性能的提高，在某些情况下关闭CACHE反而比使用CACHE还快。原因是搬到CACHE中的数据必须得到多次 重复使用才会提高系统效率。所以在通信系统中一般只打开指令CACHE，数据CACHE即使打开也只局限在部分存储空间，如堆栈部分。同时也要求程序设计 要兼顾CACHE的容量及块大小，这涉及到关键代码循环体的长度及跳转范围，如果一个循环刚好比CACHE大那么一点点，又在反复循环的话，那就惨了。

一个CPU处理不过来，就用两个分布处理，处理能力可提高一倍

点评：对于搬砖头来说，两个人应该比一个人的效率高一倍；对于作画来说，多一个人只能帮倒忙。使用几个CPU需对业务有较多的了解后才能确定，尽量减少两个CPU间协调的代价，使1+1尽可能接近2，千万别小于1。

这个CPU带有DMA模块，用它来搬数据肯定快

点评：真正的DMA是由硬件抢占总线后同时启动两端设备，在一个周期内这边读，那边些。但很多嵌入CPU内的DMA只是模拟而已，启动每一次DMA之前要做 不少准备工作（设起始地址和长度等），在传输时往往是先读到芯片内暂存，然后再写出去，即搬一次数据需两个时钟周期，比软件来搬要快一些（不需要取指令， 没有循环跳转等额外工作），但如果一次只搬几个字节，还要做一堆准备工作，一般还涉及函数调用，效率并不高。所以这种DMA只对大数据块才适用。

为保证干净的电源，去偶电容是多多益善

点评：总的来说去偶电容越多电源当然会更平稳，但太多了也有不利因素：浪费成本、布线困难、上电冲击电流太大等。去偶电容的设计关键是要选对容量并且放对地方，一般的芯片手册都有争对去偶电容的设计参考，最好按手册去做。

信号匹配真麻烦，如何才能匹配好呢？

点 评：信号产生反射的原因是线路阻抗的不均匀造成的，匹配的目的就是为了 使驱动端、负载端及传输线的阻抗变得接近，但能否匹配得好，与信号线在PCB上的拓扑结构也有很大关系，传输线上的一条分支、一个过孔、一个拐角、一个接 插件、不同位置与地线距离的改变等都将使阻抗产生变化，而且这些因素将使反射波形变得异常复杂，很难匹配，因此高速信号仅使用点到点的方式，尽可能地减少 过孔、拐角等问题。

户操作错误发生问题就不能怪我了

点评：要求用户严格按手册操作是没错的，但用户是人，就有犯错的时候，不能说碰错一个键就死机，插错一个插头就烧板子。所以对用户可能犯的各种错误必须加以保护。

这板子坏的原因是对端的板子出问题了，也不是我的责任

点评：对于各种对外的硬件接口应有足够的兼容性，不能因为对方信号不正常，你就歇着了。它不正常只应影响到与其有关的那部分功能，而其它功能应能正常工作，不应彻底罢工，甚至永久损坏，而且一旦接口恢复，你也应立即恢复正常。

我们的系统要求这么高，包括MEM、CPU、FPGA等所有的芯片都要选最快的。

点评：在一个高速系统中并不是每一部分都工作在高速状态，而器件速度每提高一个等级，价格差不多要翻倍，另外还给信号完整性问题带来极大的负面影响。

最后讲一下电容小知识，也是工程师容易犯错误的。

为什么两个电容并联：
一是：同种类型的电容并联作用主要是扩容；
二是：不同种类型的电容并联一般是一个感性强、一个感性弱。

小容量电容高频信号易通过，大容量电容低频信号易通过。大电容在低频时能提供好的通路，而在高频时由于其寄生电感的存在阻抗将变大而无法提供滤波通路，所以大电容不能滤高频，而小电容在低频时阻抗太大而无法提供滤波通路，所以不能共同一电容滤高频和低频。

电容并联的好处：在于增大容值，减小容抗。并联数量越多，效果越明显，不过成本就越高。 电解是用来滤低频，陶瓷是用来滤高频的。此外，电解有漏电电流，所以后面在接陶瓷来消除漏电流的。

在开关电源中，两个电容并联的作用为电容大的那个是用来滤波的，小的那个电容是用来消除大的电容在高频时产生的感性特性的！

电容的作用（四类常见）

1、滤波作用：在电源电路中，整流电路将交流变成脉动的直流，而在整流电路之后接入一个较大容量的电解电容，利用其充放电特性，使整流后的脉动直流电压变成相对比较稳定的直流电压。
2、耦合作用：在低频信号的传递与放大过程中，为防止前后两级电路的静态工作点相互影响，常采用电容藕合。为了防止信号中韵低频分量损失过大，一般总采用容量较大的电解电容。
3、退耦电容：并接于放大电路的电源正负极之间，防止由电源内阻形成的正反 馈而引起的寄生振荡。
4、旁路电容：在交直流信号的电路中，将电容并接在电阻两端或由电路的某点跨接到公共电位上，为交流信号或脉冲信号设置一条通路，避免交流信号成分因通过电阻产生压降衰减。