前言

STM32 提供了灵活多样的外扩存储器访问实现。本文中，介绍如何利用 QSPI (QuadSPI) 外扩串行
NOR Flash 存储器。首先对 QSPI 接口功能特性进行介绍，然后分别介绍硬件设计和软件开发。并基于 STM32CubeMX，提供访问 MICRON N25Q128A13EF840F 的实现参考。

一 实现环境

开发板：STM32F469G-DISCO
开发库：STM32CubeF4 v1.16.0
STM32CubeMX: v4.22.0
集成开发环境：IAR v7.70.1.11486

实现过程在 STM32F469I-DISCO 板上展开，利用板上已有的串行 NOR Flash 存储器（MICRON
N25Q128A13EF840F）。呈现整个开发涉及环节。在本文中，首先根据 QSPI 接口，介绍 QSPI 与外扩串行存储器硬件连接。

另外，Cube 软件包中包含 QSPI 实现例，在本文对库中实现的 QSPI 例不做讨论，读者也可参考这些 QSPI 例进行设计。本文围绕由 STM32CubeMX 生成的工程，介绍如何实现对外扩串行 NOR Flash 存储器的访问。

二 QSPI 介绍

在呈现 QSPI 访问外扩 Flash 的实现例前， 需要对 QSPI 有一定的了解，在此对 QSPI 进行简短的介绍。更多内容请参考AN4760。

QSPI（Quad-SPI）支持四线串行访问形式。同时，QSPI 支持传统 SPI 和 Dual-SPI 模式，Dual-SPI 模式支持两线串行访问。与 FMC/FSMC 比较，QSPI 支持更低成本、更小封装外部串行 Flash 存储器，更少的 IO 引脚占用，有效减少 PCB 面积，降低 PCB 设计复杂度。

QSPI 在不同系列 STM32 产品线的支持情况（仅部分罗列，未涵盖所有支持型号）。

QSPI 支持三种模式，分别是：

间接模式 - 所有操作通过 QSPI 寄存器实现，类似于传统 SPI，可以使用阻塞模式、中断模式或者 DMA 模式进行读写等访问。本文中提供的实现例为间接模式下的实现。

状态轮询模式 - 接口自动轮询指定寄存器，直到回读寄存器内容与指定条件匹配。可应用于状态检测，从而实现忙等待等效果。本文不对此模式进行实现介绍，应用实现可参考 Cube 软件包中 QSPI 例程。

存储器映射模式 - 外扩 Flash 被视为内部存储器，支持 AHB 主器件直接访问，CPU 能够直接运行位于 QSPI 存储器的执行代码。内部系统架构如下图所示（以 STM32F469/F479 为例）。本文不对此模式进行实现介绍，应用实现可参考 Cube软件包中 QSPI 例程 QSPI_ExecuteInPlace。

三 QSPI 外扩串行 Flash 实现例

3.1 串行 Flash 介绍

以 MICRON N25Q128A13EF840F 为例，更多细节请参考存储器手册。N25Q128A13EF840F 引脚图、时序图和电气参数来源于 N25Q128A13 手册文档。

支持协议： SPI, Dual I/O（对应 Dual-SPI）, Quad I/O（对应 Quad-SPI）
支持访问模式： 单线访问、双线访问、四线访问，得益于 QSPI 接口的灵活可配性，三种访问模式全部支持。
供电电压范围： 2.7 ~ 3.6V
最大时钟频率： 108MHz
存储空间： 128Mb （16MB）

器件引脚示意图如下所示。由两根电源引脚和六根 QSPI 信号线构成。

下表为存储器 N25Q128A13xxx 命令（未列出全部命令）。通过下表可知，存储器提供了灵活的访问实现形式，而结合同样灵活可配的 QSPI 接口，能够实现存储器命令全支持。而本文仅为提供设计思路，呈现了部分命令在 QSPI 上的实现。

3.2 硬件设计

涉及到的信号线少，硬件设计简单，只需直接将 QSPI 的六根信号线与存储器连接即可。考虑到可测性，可以增加串行电阻或者测试点。硬件电路图如下所示。

QSPI 接口 PCB 设计遵循如下几点，更多硬件设计内容请参考 AN4488。

a. 线阻 50Ω ±10%
b. 最大线长 < 120mm
c. 避免在不同信号层走信号线
d. 时钟线至少离其他信号线 3 倍线宽距离
e. 数据信号线长差 ≤ 10mm
f. 避免时钟线采用蛇形走线，同时尽量减少数据线上过孔。

3.3 软件开发流程

3.4 软件实现例

在环境搭建完成后，就可以利用 STM32CubeMX 根据硬件连接情况，进行 QSPI 配置，获取 IAR 工程。具体软件实现流程如下。

a. 利用 STM32CubeMX 生成 IAR 工程
打开 STM32CubeMX  点击”New project”  在”Part Number Search’中输入 STM32F469NI  点击”MCUs Liast”中出现的 STM32F469NIHx  点击“Start Project”  此时，基于 STM32F469NIHx 的 STM32CubeMX 工程被打开。

如下，根据 STM32F469I-DISCO 板硬件连接情况（QSPI NCS, CLK, Q0, Q1, Q2, Q3 对应 PB6, PF10, PF8, PF9,PF7, PF6；外部高速晶振为 8MHz 无源晶振；调试接口采用 SWD 接口，其中 SWCLK, SWDIO 对应 PA14, PA13）：选择” QuadSPI”为”Bank1 with Quad SPI Lines”（注：也可在开发过程中，先用 STM32CubeMX 查看 QSPI 接口对应的 IO 引脚，进行硬件开发） 。

注： 在如上选择后，右侧引脚图中 QSPI 对应的引脚会呈现绿色显示。需要根据电路图中所连接的 QSPI 引脚，进行复用引脚确认。例如，在默认情况下，QSPI IO0 对应到 PC9 引脚，而 STM32F469I-DISCO 板上的 QSPI IO0 与PF8 连接，并非 PC9。所以，需要在右侧引脚图中，按住 Ctrl 键，左键在 PC9 引脚按下，拖动至 PF8 处，松开左键和 Ctrl 键，实现 IO0 引脚的关联。

选择“High Speed Clock（HSE）”为“Crystal/Ceramic Resonator”。

选择”Debug”为”Serial Wire”

时钟配置如下图所示。设置输入时钟频率为 8MHz  选择”HSE”做为 PLL 倍频时钟源  选择”PLLCLK”做为主频时钟源  设置 “HCLK”为 180MHz （FAHB 为 180MHz） 点击 Enter 键，自动生成对应主频的时钟参数（仅提供时钟配置参考，并不限制一定要设置 180MHz 主频）。

QSPI 配置如下图。参数的配置需要与存储器参数匹配。

• FIFO Threshold（FIFO 阈值） 配置为 4，并不严格要求。
• Smaple shift 选择“Sample shifting half cycle”。延后半个时钟，获取数据线上数据。可以使用在由于线路设计，数据信号存在较大延迟的场景。

使能 QSPI 中断。

点击菜单栏”Project”  “Settings”  设置”Project Name” , “Project Location” 和 “Toolchain / IDE” 。其中“Toolchain/ IDE”设置为 EWARM 以便生成对应 IDE 的工程。其他选项保持默认。

点击菜单栏”Project”  “Generate Code”  等待 IAR 工程生成，出现”Code Generation”界面  点击”Open Project” 打开工程。

b. 完善工程。
由上述步骤获得的 IAR 工程中，包含了时钟配置及 QSPI 接口的初始化。对于外扩 Flash 的操作，还需要 添加外扩 Flash 支持的命令进行操作。N25Q128A13EF840F 支持的部分命令可参见本文 3.1 小结。

在这里出于简化考虑，仅提供了阻塞式读取 ID，擦除 Flash，块写和快读操作的实现。更多实现模式，可以参考Cube 软件包中提供的 QSPI 例程。

在 N25Q128A13EF840F 手册中提供了读 ID 命令时序，如下图所示。

由时序图可知，读 ID 时序构成： 命令阶段 + 数据阶段。命令阶段和数据阶段线宽都为 1，读 ID 命令码为 0x9E 或者0x9F，ID 数据长度为 17 字节。

在 N25Q128A13EF840F 手册中提供了写使能命令时序，如下图所示。

由时序图可知，块擦除时序仅有命令阶段。命令阶段线宽为 1，写使能命令码为 0x06。（注：这里仅呈现了单线命令模式的实现。除此之外，STM32 QSPI 接口和外扩存储器支持双线、四线模式）。

在 N25Q128A13EF840F 手册中提供了扇区擦除命令时序，如下图所示。

由时序图可知，扇区擦除时序构成：命令阶段+地址阶段。命令阶段和地址阶段线宽为 1，扇区擦除命令码为 0xD8。

其中地址为 24-bit，任一位于需要进行擦除操作的扇区范围内地址都有效。在此简单选择扇区 0 进行擦除，选择地址为 0。（注：这里仅呈现了单线命令模式的实现。除此之外，STM32 QSPI 接口和外扩存储器支持双线、四线模式）。

在 N25Q128A13EF840F 手册中提供了四线快速写命令时序，如下图所示。

由时序图可知，四线快速写命令时序构成：命令阶段+地址阶段+数据阶段。命令阶段和地址阶段线宽为 1，数据阶段线宽为 4，四线快速写命令码为 0x32。其中地址为 24-bit，对应写入起始地址。（注：这里仅呈现了单线命令模式的实现。除此之外，STM32 QSPI 接口和外扩存储器支持双线、四线模式）。

在 N25Q128A13EF840F 手册中提供了四线快速读命令时序，如下图所示。

由时序图可知，四线快速读命令时序构成：命令阶段+地址阶段+数据阶段。命令阶段和地址阶段线宽为 1，数据阶段线宽为 4，四线快速读命令码为 0x6B。其中地址为 24-bit，对应写入起始地址。四线快速读命令默认 Dummy cycles 为 8。（注：这里仅呈现了单线命令模式的实现。除此之外，STM32 QSPI 接口和外扩存储器支持双线、四线模式）。

在 main.c \ main 函数中，增加代码如下。

 … //系统、时钟、IO 和 QSPI 初始化
 /* USER CODE BEGIN 2 */
 QSPI_CommandTypeDef sCommand;
 static uint8_t Buf_ID[17] = {0};
 static uint8_t TxBuf[0x10] = "Ext Flash", RxBuf[0x10] = {0};

 sCommand.DdrMode = QSPI_DDR_MODE_DISABLE; //DDR 模式失能
 sCommand.DdrHoldHalfCycle = QSPI_DDR_HHC_ANALOG_DELAY; //DDR 模式下，数据延迟输出
 sCommand.SIOOMode = QSPI_SIOO_INST_EVERY_CMD; //每次发送都包含命令阶段

 /***** 读 ID 操作 *****/
 sCommand.Instruction = 0x9F; //READ ID 命令码
 sCommand.InstructionMode = QSPI_INSTRUCTION_1_LINE; //命令线宽
 sCommand.AddressMode = QSPI_ADDRESS_NONE; //地址线宽。无地址阶段
 sCommand.DataMode = QSPI_DATA_1_LINE; //数据线宽
 sCommand.NbData = 17; //读取数据长度。ID 长度为 17 字节
 sCommand.AlternateByteMode = QSPI_ALTERNATE_BYTES_NONE; //无复用字节阶段
 sCommand.DummyCycles = 0; //无 Dummy 阶段
 //配置命令（在有数据阶段时，命令在后续发送/接收 API 调用时发送）
 if (HAL_QSPI_Command(&hqspi, &sCommand, 5000) != HAL_OK)
 {
 Error_Handler();
 }
 //执行 QSPI 接收
 if (HAL_QSPI_Receive(&hqspi, Buf_ID,5000) != HAL_OK)
 {
 Error_Handler();
 }
 HAL_Delay(1); //延时 1ms. 单位为 SysTick 定时中断周期

 /***** 写使能操作（需要在块擦除之前，使外扩存储器处于写使能状态） *****/
 sCommand.Instruction = 0x06; //写使能 命令码
 sCommand.InstructionMode = QSPI_INSTRUCTION_1_LINE; //命令线宽
 sCommand.AddressMode = QSPI_ADDRESS_NONE; //地址线宽。无地址阶段
 sCommand.DataMode = QSPI_DATA_NONE; //数据线宽。无数据阶段
 sCommand.AlternateByteMode = QSPI_ALTERNATE_BYTES_NONE; //无复用字节阶段
 sCommand.DummyCycles = 0; //无 Dummy 阶段
 //配置发送命令
 if (HAL_QSPI_Command(&hqspi, &sCommand, 5000) != HAL_OK)
 {
 Error_Handler();
 }

 /***** 块擦除操作 *****/
 sCommand.Instruction = 0xD8; //扇区擦除 命令码
 sCommand.InstructionMode = QSPI_INSTRUCTION_1_LINE; //命令线宽
 sCommand.AddressMode = QSPI_ADDRESS_1_LINE; //地址线宽。无地址阶段
 sCommand.AddressSize = QSPI_ADDRESS_24_BITS; //地址长度
 sCommand.Address = 0; //位于所需擦除扇区内的任一地址。
 sCommand.DataMode = QSPI_DATA_NONE; //数据线宽。无数据阶段
 sCommand.AlternateByteMode = QSPI_ALTERNATE_BYTES_NONE; //无复用字节阶段
 sCommand.DummyCycles = 0; //无 Dummy 阶段
 //配置发送命令
 if (HAL_QSPI_Command(&hqspi, &sCommand, 5000) != HAL_OK)
 {
 Error_Handler();
 }
 HAL_Delay(3000); //延时 3s. 单位为 SysTick 定时中断周期

 /***** 写使能操作（需要在块擦除之前，使外扩存储器处于写使能状态） *****/
 sCommand.Instruction = 0x06; //写使能 命令码
 sCommand.InstructionMode = QSPI_INSTRUCTION_1_LINE; //命令线宽
 sCommand.AddressMode = QSPI_ADDRESS_NONE; //地址线宽。无地址阶段
 sCommand.DataMode = QSPI_DATA_NONE; //数据线宽。无数据阶段
 sCommand.AlternateByteMode = QSPI_ALTERNATE_BYTES_NONE; //无复用字节阶段
 sCommand.DummyCycles = 0; //无 Dummy 阶段
 //配置发送命令
 if (HAL_QSPI_Command(&hqspi, &sCommand, 5000) != HAL_OK)
 {
 Error_Handler();
 }

 /***** 四线快速写操作 *****/
 sCommand.Instruction = 0x32; //四线快速写 命令码
 sCommand.InstructionMode = QSPI_INSTRUCTION_1_LINE; //命令线宽
 sCommand.AddressMode = QSPI_ADDRESS_1_LINE; //地址线宽
 sCommand.AddressSize = QSPI_ADDRESS_24_BITS; //地址长度
 sCommand.Address = 0; //写入起始地址
 sCommand.DataMode = QSPI_DATA_4_LINES; //数据线宽
 sCommand.NbData = 10; //写入数据长度
 sCommand.AlternateByteMode = QSPI_ALTERNATE_BYTES_NONE; //无复用字节阶段
 sCommand.DummyCycles = 0; //无 Dummy 阶段
 //配置命令（在有数据阶段时，命令在后续发送/接收 API 调用时发送）
 if (HAL_QSPI_Command(&hqspi, &sCommand, 5000) != HAL_OK)
 {
 Error_Handler();
 }
 //执行 QSPI 接收
 if (HAL_QSPI_Transmit(&hqspi, TxBuf ,5000) != HAL_OK)
 {
 Error_Handler();
 }
 HAL_Delay(5); //延时 5ms. 单位为 SysTick 定时中断周期

 /***** 四线快速读操作 *****/
 sCommand.Instruction = 0x6B; //四线快速读 命令码
 sCommand.InstructionMode = QSPI_INSTRUCTION_1_LINE; //命令线宽
 sCommand.AddressMode = QSPI_ADDRESS_1_LINE; //地址线宽
 sCommand.AddressSize = QSPI_ADDRESS_24_BITS; //地址长度
 sCommand.Address = 0; //起始地址
 sCommand.DataMode = QSPI_DATA_4_LINES; //数据线宽
 sCommand.NbData = 10; //读取数据长度
 sCommand.AlternateByteMode = QSPI_ALTERNATE_BYTES_NONE; //无复用字节阶段
 sCommand.DummyCycles = 8; //Dummy 阶段。N25Q128A13EF840F
Dummy cycles 默认为 15
 //配置命令（在有数据阶段时，命令在后续发送/接收 API 调用时发送）
 if (HAL_QSPI_Command(&hqspi, &sCommand, 5000) != HAL_OK)
 {
 Error_Handler();
 }
 //执行 QSPI 接收
 if (HAL_QSPI_Receive(&hqspi, RxBuf,5000) != HAL_OK)
 {
 Error_Handler();
 }
 /* USER CODE END 2 */

四 小结

STM32 的 QuadSPI 接口灵活可配，对于命令阶段、地址阶段、复用字节阶段、Dummy 阶段和数据阶段都可以进行配置。基于这种灵活性，能够实现市面上 SPI、Dual IO、Quad IO 的串行 Flash 支持。但出于简化考虑，QSPI 支持的中断访问及DMA 访问等更多功能没有在本文进行介绍，更多实现可以参考 ST 提供的 Cube 软件包中的 QSPI 例程。另外，不同厂家的串行 Flash 命令及操作实现略有差异，具体以采用的 Flash 文档描述为准。

存储器价格持续上涨的问题比许多人想像的更复杂...

根据市场分析师表示，动态随机存取存储器(DRAM)和NAND的价格正居高不下，而且预计还会更进一步攀升。许多人认为目前的存储器市场情况只是暂时的供需不均衡。或者，他们预期当3D NAND快闪存储器(flash)的制造趋于成熟后，就能解决目前的市场情况。然而，以DRAM的市况而言，没人能知道DRAM供应何时会改善。

从需求面来观察，虽然一些细分市场正在成长，但并未出现杀手级的应用或是特别繁荣的细分市场。因此，问题应该就出在供应面。

据美光(Micron)表示，2017年DRAM供给位元预计成长15-20%，可说是近20年来最低的位元成长率(bit growth)。较低的位元成长率，主要源于DRAM微缩限制。市场上有好一段时间都没有任何有关DRAM微缩的消息了。当供给位元成长低于45%时，这就是一个卖方的市场了。因此，DRAM的寡头垄断、低位元成长率，以及制造扩张迟缓，导致长期的供应吃紧。最终，可能只是DRAM的价格持续增加，而供应面却不会有任何改善。

NAND市场竞争激烈。基于3D NAND将大幅提高生产力的市场预期，所有的NAND厂商都投入了数十亿美元于3D NAND制造。因此，供应过剩预计将持续一段时间。然而，这种期待只是一种假象。3D NAND的制造比先前所想像的要困难得多。目前，几家NAND供应商都得使劲地推出3D NAND。

如同所讨论的，存储器价格较高不再只是因为供需失衡。从现在开始，我们很难看到存储器价格降下来，因为存储器价格如此之高，主要源于存储器元件的微缩限制。很讽刺地，存储器供应商却以这种存储器微缩的限制来赚大钱。从2017年上半年的前五大半导体供应商排名来看，其中有三家就是存储器供应商。例如，海力士(SK Hynix)和Micro极其仰赖于DRAM，因为这两家公司的营收分别有75%和65%都来自DRAM市场。

一、存储器格式（字对齐）：
Arm体系结构将存储器看做是从零地址开始的字节的线性组合。从零字节到三字节放置第一个存储的字（32位）数据，从第四个字节到第七个字节放置第二个存储的字数据，一次排列。作为32位的微处理器，arm体系结构所支持的最大寻址空间为4GB。

存储器格式

1、大端格式：高字节在低地址，低字节在高地址；

2、小端格式：高字节在高地址，低字节在低地址；

指令长度：

Arm微处理器的指令长度是32位的，也可以为16位（thumb状态下）。Arm微处理器中支持字节（8位），半字（16位），字（32位）三种数据类型，其中，字需要4字节对齐，半字需要2字节对齐。
注：所谓的指令长度是一条完整的指令的长度，而不是单纯的mov这3个字母长度

二、ARM体系的CPU有两种工作状态

1、ARM状态：处理器执行32位的字对齐的ARM指令；

2、Thumb状态：处理器执行16位的、半字对齐的Thumb指令；

在程序运行的过程中，可以在两种状态之间进行相应的转换。处理器工作状态的转变并不影响处理器的工作模式和相应寄存器中的内容。

CPU上电处于ARM状态

三、ARM体系的CPU有以下7种工作模式：

1、用户模式(Usr)：用于正常执行程序；

2、快速中断模式(FIQ)：用于高速数据传输；

3、外部中断模式(IRQ)：用于通常的中断处理；

4、管理模式(svc)：操作系统使用的保护模式；

5、数据访问终止模式(abt)：当数据或指令预取终止时进入该模式，可用于虚拟存储以及存储保护；

6、系统模式(sys)：运行具有特权的操作系统任务；

7、未定义指令中止模式(und)：当未定义的指令执行时进入该模式，可用于支持硬件；

CPU的模式可以简单的理解为当前CPU的工作状态，比如：当前操作系统正在执行用户程序，那么当前CPU工作在用户模式，这时网卡上有数据到达，产生中断信号，CPU自动切换到一般中断模式下处理网卡数据（普通应用程序没有权限直接访问硬件），处理完网卡数据，返回到用户模式下继续执行用户程序。

特权模式
除用户模式外，其它模式均为特权模式（Privileged Modes）。ARM内部寄存器和一些片内外设在硬件设计上只允许（或者可选为只允许）特权模式下访问。此外，特权模式可以自由的切换处理器模式，而用户模式不能直接切换到别的模式。

异常模式
特权模式中除系统（system）模式之外的其他5种模式又统称为异常模式。它们除了可以通过在特权下的程序切换进入外，也可以由特定的异常进入。比如硬件产生中断信号进入中断异常模式，读取没有权限数据进入中止异常模式，执行未定义指令时进入未定义指令中止异常模式。其中管理模式也称为超级用户模式，是为操作系统提供软中断的特有模式，正是由于有了软中断，用户程序才可以通过系统调用切换到管理模式。

（1）用户模式：
用户模式是用户程序的工作模式，它运行在操作系统的用户态，它没有权限去操作其它硬件资源，只能执行处理自己的数据，也不能切换到其它模式下，要想访问硬件资源或切换到其它模式只能通过软中断或产生异常。

（2）系统模式：
系统模式是特权模式，不受用户模式的限制。用户模式和系统模式共用一套寄存器，操作系统在该模式下可以方便的访问用户模式的寄存器，而且操作系统的一些特权任务可以使用这个模式访问一些受控的资源。

（3）一般中断模式：
一般中断模式也叫普通中断模式，用于处理一般的中断请求，通常在硬件产生中断信号之后自动进入该模式，该模式为特权模式，可以自由访问系统硬件资源。

（4）快速中断模式：
快速中断模式是相对一般中断模式而言的，它是用来处理对时间要求比较紧急的中断请求，主要用于高速数据传输及通道处理中。

（5）管理模式：
管理模式是CPU上电后默认模式，因此在该模式下主要用来做系统的初始化，软中断处理也在该模式下，当用户模式下的用户程序请求使用硬件资源时通过软件中断进入该模式。

（6）终止模式：
中止模式用于支持虚拟内存或存储器保护，当用户程序访问非法地址，没有权限读取的内存地址时，会进入该模式，Linux下编程时经常出现的segment fault通常都是在该模式下抛出返回的。

（7）未定义模式：
未定义模式用于支持硬件协处理器的软件仿真，CPU在指令的译码阶段不能识别该指令操作时，会进入未定义模式。

Arm的工作模式切换有两种方法：

被动切换：在arm运行的时候产生一些异常或者中断来自动进行模式切换
主动切换：通过软件改变，即软件设置寄存器来经行arm的模式切换，应为arm的工作模式都是可以通过相应寄存器的赋值来切换的。

Tips：当处理器运行在用户模式下，某些被保护的系统资源是不能被访问的。

除用户模式外，其余6种工作模式都属于特权模式；

特权模式中除了系统模式以外的其余5种模式称为异常模式；

大多数程序运行于用户模式；

进入特权模式是为了处理中断、异常、或者访问被保护的系统资源；

四、寄存器

ARM有31个通用的32位寄存器，6个程序状态寄存器，共分为7组，有些寄存器是所有工作模式共用的，还有一些寄存器专属于每一种工作模式；

R13——栈指针寄存器，用于保存堆栈指针；

R14——程序连接寄存器，当执行BL子程序调用指令时，R14中得到R15的备份，而当发生中断或异常时，R14保存R15的返回值；

R15——程序计数器；

快速中断模式有7个备份寄存器R8—R14，这使得进入快速中断模式执行很大部分程序时，甚至不需要保存任何寄存器；

其它特权模式都含有两个独立的寄存器副本R13、R14，这样可以令每个模式都拥有自己的堆栈指针和连接寄存器；

五、当前程序状态寄存器（CPSR）

CPSR中各位意义如下：

T位：1——CPU处于Thumb状态， 0——CPU处于ARM状态；

I、F（中断禁止位）： 1——禁止中断， 0——中断使能；

工作模式位：可以改变这些位，进行模式切换；

六、程序状态保存寄存器（SPSR）

当切换进入某一个特权模式时，SPSR保存前一个工作模式的CPSR值，这样，当返回前一个工作模式时，可以将SPSR的值恢复到CPSR中；

七、模式切换

当异常发生，CPU进入相应的异常模式时，以下工作是由CPU自动完成的：

1、在异常模式的R14中保存前一工作模式的下一条即将执行的指令地址；

2、将CPSR的值复制到异常模式的SPSR中；

3、将CPSR的工作模式设为该异常模式对应的工作模式；

4、令PC值等于这个异常模式在异常向量表中的地址，即跳转去执行异常向量表中的相应指令；

从异常工作模式退回到之前的工作模式时，需要由软件来完成以下工作：

1、将异常模式的R14减去一个适当的值（4或8）后赋给PC寄存器；

2、将异常模式SPSR的值赋给CPSR；

arm v7 异常及中断处理
异常：
interrupts,
aborts,
reset

中断：由gic管理，中断号是一种标示，它独一无二的对应一个中断源，中断大部分是由peripheral触发，并经由gic统一上报，从而导致core IRQ或FIQ exception的发生，同时gic需要控制各个中断的优先级、状态、安全性。

interrupt can either be edge-triggered or level-sensitive.

Both the distributor and the CPU interfaces are disabled at reset.The GIC must be initialized after reset before it can deliver interrupts to the core.
In the distributor, software must configure the priority, target, security and enable individual interrupts. The distributor block must subsequently be enabled through its control register. For each CPU interface, software must program the priority mask and preemption settings.
Each CPU interface block itself must be enabled through its control register. This prepares the GIC to deliver interrupts to the core.
Before interrupts are expected in the core, software prepares the core to take interrupts by setting a valid interrupt vector in the vector table, and clearing interrupt masks bits in the CPSR.
The entire interrupt mechanism in the system can be disabled by disabling the distributor block. Interrupt delivery to an individual core can be disabled by disabling its CPU interface block, or by setting mask bits in CPSR of that core. Individual interrupts can also be disabled (or enabled) in the distributor.

For an interrupt to reach the core, the individual interrupt, distributor and CPU interface must all be enabled, and the CPSR interrupt mask bits cleared.

中断分为3类：
SGI: software generated interrupt（used for inter-core and num: 0 -15）
PPI: private periphral interrupt(per-core timer num: 16-31)，
SPI: shared periphral interrupt(various peripherals， num: 32-1020)

interrupt state：
inactive（not asserted）,
pending(source asserted, but not handled),
active,
active and pending(core is servicing and gic got a pending interrupt from the same source)

在本视频中，我们将介绍如何向您的器件进行边写边读操作。并简要说明各种闪存的优势。
对非边写边读闪存部分执行写入或擦除操作时，器件将处于繁忙状态...