高压电路设计需要通过隔离来保护操作人员、与低压电路进行通信并消除系统内不必要的噪声。数字隔离器提供了一种简单可靠的方法，可以在工业和汽车应用中实现高压隔离通信。

要保持信号通过隔离栅的完整性，需要隔离电路初级侧和次级侧之间的所有耦合路径，包括电源。虽然数字隔离器的次级侧通常需要很少的电源，但系统设计者常常会增加额外的电源余量，以便为多个设备供电。

在本文中，我们将分享在隔离信号和电源设计时经常出现的问题，并简要概述可用的分立式和集成式器件。

问题 1、为什么要隔离数字隔离器的电源？

数字隔离器的内部架构由两个独立的数字集成电路 (IC) 组成，位于分离式引线框上，它们之间有一个高压隔离电介质屏障，如图1所示。每个IC都需要为设备的初级侧和次级侧提供单独的电源和接地，它们之间没有物理连接。此要求与器件支持基本隔离还是增强型隔离无关，适用于数字隔离器以及具有集成接口的隔离器件。

问题 2、数字隔离器的电源要求是什么？

在为数字隔离器解决方案选择电源拓扑之前，重要的是要确定电源的基本要求，包括输入电压范围、输出电压、次级侧所需的输出功率和输出轨的数量。与非隔离电源解决方案相比，隔离电源解决方案的其他考虑因素包括系统绝缘额定值、所需的爬电距离和间隙距离，以及静电放电和系统的发射性能等电磁兼容性要求。行业终端设备标准对上述多种要求进行了规定。

数字隔离器的输入和输出信号电压通常取决于它们所施加的电源电压，并且通常与次级侧的电源电压(VCC)有直接关系。在最终确定电源输入和输出要求之前，建议仔细查看数字隔离器数据表中的电源要求。针对接口元件的逻辑电平来优化数字隔离器也是一个好主意。例如，为与微控制器连接的数字隔离器提供5V电压时，选择在次级侧也使用5V或接近5V逻辑电平的信号。

问题 3、次级侧电源可以用作隔离电源吗？

在某些情况下，只要满足隔离器逻辑电平的最低要求，系统中的两个独立电源轨即可用作初级侧和次级侧电源。其中包括与输入和输出信号电平相匹配的电源电压电平，每个电平均提供单独的接地。虽然可以使用现有的次级侧电源，但噪声耦合和电源调节通常会成为一项问题，设计者通常选择设计已针对逻辑电平和系统噪声性能进行了优化的隔离电源。

问题 4、隔离电源有哪些解决方案？

为数字隔离电路设计隔离电源时，可以使用的方案有许多。数字隔离器的电源解决方案包括反激式、H桥电感器-电感器-电容器、推挽式和集成式隔离数据和电源解决方案。

带电源的ISOW7741数字隔离器、带电源的ISOW1412隔离式RS-485收发器或带电源的ISOW1044控制器局域网收发器等集成的隔离数据和电源解决方案都具有集成式直流/直流转换器。这些器件旨在满足国际无线电干扰特别委员会(CIPSR) 32 B类限制，而且其尺寸明显小于分立式设计备选方案。为了在尽可能小的占用空间中实现高性能设计，无需在电路板上安装变压器、减小电路板尺寸和简化认证等优势通常是不容忽视的权衡因素。

因此，虽然分立式解决方案在某些情况下可以提高效率和降低辐射发射，但最终节省空间和简化认证的优势能够加快上市速度。

1.引言

数字信号处理器是一种适合于实现各种数字信号处理运算的微处理器，具有下列主要结构特点：
（1）采用改进型哈佛（Harvard）结构，具有独立的程序总线和数据总线，可同时访问指令和数据空间，允许实际在程序存储器和数据存储器之间进行传输；
（2）支持流水线处理，处理器对每条指令的操作分为取指、译码、执行等几个阶段，在某一时刻同时对若干条指令进行不同阶段的处理；
（3）片内含有专门的硬件乘法器，使乘法可以在单周期内完成；
（4）特殊的指令结构和寻址方式，满足数字信号处理FFT、卷积等运算要求；
（5）快速的指令周期，能够在每秒钟内处理数以千万次乃至数亿次定点或浮点运算；
（6）大多设置了单独的DMA总线及其控制器，可以在基本不影响数字信号处理速度的情况下进行高速的并行数据传送。

由一片DSP加上存储器、模/数转换单元和外设接口就可以构成一个完整的控制系统，但这种方案要达到高速实时控制是不可行的。因为一个实时控制系统一般需要完成数据采集、模/数转换、分析计算、数/模转换、实时过程控制以及显示等任务，单靠一片DSP来完成这些工作势必会大大延长系统对控制对象的控制周期，从而影响整个系统的性能。所以我们添加一个CPU，负责数据采集、模/数转换、过程控制以及人机接口等任务，使DSP专注于系统控制算法的实现，充分利用它的高速数据处理能力。从性能价格比的角度出发，这个CPU采用8位的51系列。这时，两个CPU之间的数据共享就成了一个重要的问题。

采用双口RAM（简称DRAM）是解决CPU之间的数据共享的有效办法。与串行通信相比，采用双口RAM不仅数据传输速度高，而且抗干扰性能好。在笔者实验室研制的电力有源滤波器中，选用了TI公司的第三代DSP芯片TMS320C32和51系列单片机89C52作为控制系统的CPU。两个CPU之间通过双口RAM CY7C133完成数据交换。但在实际使用过程中遇到了89C52 与双口RAM总线宽度不匹配的问题，需要进行接口电路的设计。

2.双口RAM CY7C133的内部结构和功能

CY7C133是CYPRESS公司研制的高速2K×16CMOS双端口静态RAM，具有两套相互独立、完全对称的地址总线、数据总线和控制总线，采用68脚 PLCC封装形式，最大访问时间可以为25/35/55 ns。采用主从模式可以方便地将数据总线扩展成32位或更宽。各引脚的功能如表1所示，内部功能框图如图1所示。

3.DSP、单片机与双口RAM之间的接口电路

89C52的地址总线宽度为16位，数据总线为8位；TMS320C32的数据总线宽度为32位，地址总线宽度为24位。而CY7C133的数据总线宽度为16位，地址总线宽度为11位，所以TMS320C32与双口RAM的接口并无特别之处，但是89C52与双口RAM之间的接口电路中就需要对89C52进行总线扩展了。具体做法是利用锁存器74HC373的锁存功能，通过对其使能信号的控制，进行分时读写，实现数据总线的扩展，即利用锁存器作为虚拟总线。具体的读写过程、读写信号及锁存器使能信号的产生将在下面详细说明。DSP、单片机与双口RAM之间的接口电路如图2所示。

图2中双口RAM CY7C133的读写信号以及锁存器74HC373的使能信号的产生如图3所示。其中，WR是89C52的写控制信号，RD是89C52的读控制信号，A0是89C52的地址最低位，A15是地址最高位，R/W是TMS320C32的读写控制信号，BUSYL接89C52的P1口的一个引脚（具体可根据系统实际情形自行选择，图中未画出），BUSYR接TMS320C32的READY信号。

4.软件实现方案

双口RAM必须采用一定的机制来协调左右两边CPU对它的读写操作，否则会出现读写数据的错误。通常可以用中断、硬件、令牌和软件这四种方式来协调双方，本文采用的是软件方式。从上面的分析中我们可以得知，在接口电路中实际上已经利用89C52的最低地址位A0把双口RAM的存储空间分为奇、偶地址两个空间。其中，奇地址空间专供89C52写，偶地址空间专供89C52读。那么我们只需对TMS320C32的软件作相应处理即可，也就是说，TMS320C32对双口RAM的奇地址空间只读，对偶地址空间只写。这样就避免了TMS320C32和89C52对双口RAM同一地址单元的写入操作。另外，在对双口RAM进行访问之前，CPU首先对本端的BUSY信号进行查询，只有本端/BUSY信号无效时才进行读写操作，进一步保证了数据读写的可靠性。

5.结束语

通过双口RAM实现双CPU之间的数据通信，极大地提高了数据传输速度和可靠性，满足了控制系统的实时、高速的控制要求。本文所设计的89C52与双口RAM之间的接口电路简单实用，成功解决了它们总线匹配的问题，对其他类似需要总线扩展的系统也有一定的参考价值。