存储器

一、存储器格式(字对齐):
Arm体系结构将存储器看做是从零地址开始的字节的线性组合。从零字节到三字节放置第一个存储的字(32位)数据,从第四个字节到第七个字节放置第二个存储的字数据,一次排列。作为32位的微处理器,arm体系结构所支持的最大寻址空间为4GB。

存储器格式

1、大端格式:高字节在低地址,低字节在高地址;

2、小端格式:高字节在高地址,低字节在低地址;

指令长度:

Arm微处理器的指令长度是32位的,也可以为16位(thumb状态下)。Arm微处理器中支持字节(8位),半字(16位),字(32位)三种数据类型,其中,字需要4字节对齐,半字需要2字节对齐。
注:所谓的指令长度是一条完整的指令的长度,而不是单纯的mov这3个字母长度

二、ARM体系的CPU有两种工作状态

1、ARM状态:处理器执行32位的字对齐的ARM指令;

2、Thumb状态:处理器执行16位的、半字对齐的Thumb指令;

在程序运行的过程中,可以在两种状态之间进行相应的转换。处理器工作状态的转变并不影响处理器的工作模式和相应寄存器中的内容。

CPU上电处于ARM状态

三、ARM体系的CPU有以下7种工作模式:

1、用户模式(Usr):用于正常执行程序;

2、快速中断模式(FIQ):用于高速数据传输;

3、外部中断模式(IRQ):用于通常的中断处理;

4、管理模式(svc):操作系统使用的保护模式;

5、数据访问终止模式(abt):当数据或指令预取终止时进入该模式,可用于虚拟存储以及存储保护;

6、系统模式(sys):运行具有特权的操作系统任务;

7、未定义指令中止模式(und):当未定义的指令执行时进入该模式,可用于支持硬件;

CPU的模式可以简单的理解为当前CPU的工作状态,比如:当前操作系统正在执行用户程序,那么当前CPU工作在用户模式,这时网卡上有数据到达,产生中断信号,CPU自动切换到一般中断模式下处理网卡数据(普通应用程序没有权限直接访问硬件),处理完网卡数据,返回到用户模式下继续执行用户程序。

特权模式
除用户模式外,其它模式均为特权模式(Privileged Modes)。ARM内部寄存器和一些片内外设在硬件设计上只允许(或者可选为只允许)特权模式下访问。此外,特权模式可以自由的切换处理器模式,而用户模式不能直接切换到别的模式。

异常模式
特权模式中除系统(system)模式之外的其他5种模式又统称为异常模式。它们除了可以通过在特权下的程序切换进入外,也可以由特定的异常进入。比如硬件产生中断信号进入中断异常模式,读取没有权限数据进入中止异常模式,执行未定义指令时进入未定义指令中止异常模式。其中管理模式也称为超级用户模式,是为操作系统提供软中断的特有模式,正是由于有了软中断,用户程序才可以通过系统调用切换到管理模式。

(1)用户模式:
用户模式是用户程序的工作模式,它运行在操作系统的用户态,它没有权限去操作其它硬件资源,只能执行处理自己的数据,也不能切换到其它模式下,要想访问硬件资源或切换到其它模式只能通过软中断或产生异常。

(2)系统模式:
系统模式是特权模式,不受用户模式的限制。用户模式和系统模式共用一套寄存器,操作系统在该模式下可以方便的访问用户模式的寄存器,而且操作系统的一些特权任务可以使用这个模式访问一些受控的资源。

(3)一般中断模式:
一般中断模式也叫普通中断模式,用于处理一般的中断请求,通常在硬件产生中断信号之后自动进入该模式,该模式为特权模式,可以自由访问系统硬件资源。

(4)快速中断模式:
快速中断模式是相对一般中断模式而言的,它是用来处理对时间要求比较紧急的中断请求,主要用于高速数据传输及通道处理中。

(5)管理模式:
管理模式是CPU上电后默认模式,因此在该模式下主要用来做系统的初始化,软中断处理也在该模式下,当用户模式下的用户程序请求使用硬件资源时通过软件中断进入该模式。

(6)终止模式:
中止模式用于支持虚拟内存或存储器保护,当用户程序访问非法地址,没有权限读取的内存地址时,会进入该模式,Linux下编程时经常出现的segment fault通常都是在该模式下抛出返回的。

(7)未定义模式:
未定义模式用于支持硬件协处理器的软件仿真,CPU在指令的译码阶段不能识别该指令操作时,会进入未定义模式。

Arm的工作模式切换有两种方法:

被动切换:在arm运行的时候产生一些异常或者中断来自动进行模式切换
主动切换:通过软件改变,即软件设置寄存器来经行arm的模式切换,应为arm的工作模式都是可以通过相应寄存器的赋值来切换的。

Tips:当处理器运行在用户模式下,某些被保护的系统资源是不能被访问的。

除用户模式外,其余6种工作模式都属于特权模式;

特权模式中除了系统模式以外的其余5种模式称为异常模式;

大多数程序运行于用户模式;

进入特权模式是为了处理中断、异常、或者访问被保护的系统资源;

四、寄存器

ARM有31个通用的32位寄存器,6个程序状态寄存器,共分为7组,有些寄存器是所有工作模式共用的,还有一些寄存器专属于每一种工作模式;

R13——栈指针寄存器,用于保存堆栈指针;

R14——程序连接寄存器,当执行BL子程序调用指令时,R14中得到R15的备份,而当发生中断或异常时,R14保存R15的返回值;

R15——程序计数器;

快速中断模式有7个备份寄存器R8—R14,这使得进入快速中断模式执行很大部分程序时,甚至不需要保存任何寄存器;

其它特权模式都含有两个独立的寄存器副本R13、R14,这样可以令每个模式都拥有自己的堆栈指针和连接寄存器;

五、当前程序状态寄存器(CPSR)

CPSR中各位意义如下:

T位:1——CPU处于Thumb状态, 0——CPU处于ARM状态;

I、F(中断禁止位): 1——禁止中断, 0——中断使能;

工作模式位:可以改变这些位,进行模式切换;

六、程序状态保存寄存器(SPSR)

当切换进入某一个特权模式时,SPSR保存前一个工作模式的CPSR值,这样,当返回前一个工作模式时,可以将SPSR的值恢复到CPSR中;

七、模式切换

当异常发生,CPU进入相应的异常模式时,以下工作是由CPU自动完成的:

1、在异常模式的R14中保存前一工作模式的下一条即将执行的指令地址;

2、将CPSR的值复制到异常模式的SPSR中;

3、将CPSR的工作模式设为该异常模式对应的工作模式;

4、令PC值等于这个异常模式在异常向量表中的地址,即跳转去执行异常向量表中的相应指令;

从异常工作模式退回到之前的工作模式时,需要由软件来完成以下工作:

1、将异常模式的R14减去一个适当的值(4或8)后赋给PC寄存器;

2、将异常模式SPSR的值赋给CPSR;

arm v7 异常及中断处理
异常:
interrupts,
aborts,
reset

中断:由gic管理,中断号是一种标示,它独一无二的对应一个中断源,中断大部分是由peripheral触发,并经由gic统一上报,从而导致core IRQ或FIQ exception的发生,同时gic需要控制各个中断的优先级、状态、安全性。

interrupt can either be edge-triggered or level-sensitive.

Both the distributor and the CPU interfaces are disabled at reset.The GIC must be initialized after reset before it can deliver interrupts to the core.
In the distributor, software must configure the priority, target, security and enable individual interrupts. The distributor block must subsequently be enabled through its control register. For each CPU interface, software must program the priority mask and preemption settings.
Each CPU interface block itself must be enabled through its control register. This prepares the GIC to deliver interrupts to the core.
Before interrupts are expected in the core, software prepares the core to take interrupts by setting a valid interrupt vector in the vector table, and clearing interrupt masks bits in the CPSR.
The entire interrupt mechanism in the system can be disabled by disabling the distributor block. Interrupt delivery to an individual core can be disabled by disabling its CPU interface block, or by setting mask bits in CPSR of that core. Individual interrupts can also be disabled (or enabled) in the distributor.

For an interrupt to reach the core, the individual interrupt, distributor and CPU interface must all be enabled, and the CPSR interrupt mask bits cleared.

中断分为3类:
SGI: software generated interrupt(used for inter-core and num: 0 -15)
PPI: private periphral interrupt(per-core timer num: 16-31),
SPI: shared periphral interrupt(various peripherals, num: 32-1020)

interrupt state:
inactive(not asserted),
pending(source asserted, but not handled),
active,
active and pending(core is servicing and gic got a pending interrupt from the same source)

转自: IC_SOC_ARM的博客

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本文介绍了一种共享高速存储器模块的设计。该高速存储器能够实现多核处理器间的数据交换,同时占用较小的电路面积。相比传统的多核处理器数据交换方式,本设计可以更好地提升系统性能。是一种有市场竞争力的电路设计结构;

1. 共享缓存结构设计

1.1 总体考虑

在多核 CPU中共享高速缓存主要负责缓存多个处理器核的数据,处理访问这些数据的缺失请求并向 DRAM 控制器发送请求以获得 DRAM 返回的数据。共享高速缓存通过交叉开关总线与各个处理器核互连,通过交叉开关总线转发通信数据包进行数据通信。共享高速缓存分为四个缓存组,每个缓存组采用组相联地址映射。每个处理核心都可以发送数据包到任意一个缓存组,同数据包也可以反方向发送从任意一个缓存组到任意一个处理核心。

共享缓存采用四路组相联映射,将缓存分1024 组。缓存块的物理地址分为3部分,包括标签块、索引块以及块内偏移。索引部分用于确定缓存块所在的组。通过比较物理地址的标签块和所选中组内的四路标签,可以确定访问的命中或者缺失。在命中时,比较的结果作为路选择向量发往数据阵列。缓存通过路选择向量和组选择向量确定

1.2 缓存一致性

对称式共享存储器多处理器系统中多处理器2高速缓存子系统共享同一个物理存储器,通过总线连接,对于所有的处理器访问存储器的时间一致,即均匀存储访问 (UMA)。对称式共享存储器系统支持共享和私有数据的缓存。私有数据被单个处理器使用,而共享数据则被多个处理器使用,通过读写共享数据完成处理器之间的通信。共享数据在多个缓存中形成副本,减少了访问时延、降低了对存储器带宽的要求并减少多个处理器读取共享数据时的竞争现象。然而,共享数据带来了缓存一致性问题,实现缓存一致性关键在于跟踪所有共享数据块的状态。目前为了实现缓存一致性而广泛采用的有目录式以及监听式这两种协议。该设计采用目录式缓存一致性协议 ,把物理存储器的共享状态放在目录表中,根据目录跟踪哪一个以及缓存拥有二级缓存块的副本。一级缓存是写直达的,只有无效信息被要求,共享缓存是写回的,数据总可以从共享缓存中重新得到。为减少目录的开销,将目录放在缓存中而不是存储器中。

当一个块还未被缓存有 2 种可能的目录请求:

1) 读缺失:共享缓存向发出请求的处理器送回所要求的数据,发送请求的节点成为唯一的共享节点。块的状态设为共享。

2) 写缺失:向发出请求的处理器送回数据并使它成为共享节点。数据块设为独占状态,指明这是唯一有效的缓存副本。共享者集合中指明所有者。当数据块处于共享状态时,共享缓存中的值是最新的,有 2 种可能的目录请求:

1) 读缺失:共享缓存向发送请求的处理器送回所要求的数据,并将发送请求的处理器放到共享集中。

2) 写缺失:向发送请求的处理器送回数据,无效共享集合中的处理器缓存块,保存发送请求的处理器标识,将数据块设置成独占状态。

当数据块处于独占状态时,块的当前值保存在共享者集所指明的处理器的缓存中,有 3 种可能的目录请求:

1) 读缺失:向所有者处理器发送数据消息,将缓存块状态设为共享。由所有者向目录发送数据,将数据写入共享缓存并发送回发出请求的处理器。再将发出请求的处理器添加到共享者集合中,这时集合中仍然会有其他所有者处理器。

2) 数据写回:执行写回操作,更新存储器副本 ,共享者集合为空。

3) 写缺失:数据块有了新的所有者。向旧的所有者发送消息,使缓存将该数据块设置为无效,并把值发送到目录中,再通过目录把数值发送到发出请求的处理器上。发出请求的处理器成为新的所有者。共享者集合只保留新所有者的标识,而块仍然处于独占状态。

2. 高速共享缓存模块

用户RAM大小为2MB,挂接在双核之间的AHB总线上,两个内核访问区域可以任意配置。其内部是一块 SRAM 和AHB总线从接口电路,如图2-1所示。读访问有一个周期的延迟,写访问无延迟。读写访问时序见图2-2、图2-3。读写都支持字节(byte)访问、半字(half-word)访问或字(word)访问。

用户RAM所在的地址空间范围为0xA0000000 ~ 0xA01FFFFF。

基带处理芯片共享高速存储器模块设计
图 2‑1 用户RAM结构示意图

假设CPU0写数据到用户RAM,接着CPU1从用户RAM读数据。这种情况下,CPU0首先写数据,然后将标志变量置1,表示用户RAM内的数据已更新。标志变量地址位于用户RAM地址范围内。接着CPU1读标志变量,若变量为1,则从用户RAM内对应地址读取CPU0写入的数据,并将标志变量置0;若标志变量为0,则表示用户RAM内数据已被CPU1读取过。

使用以上方法可实现核间数据交互。由于同一时刻AHB总线上只能有一个设备利用总线进行读写,所以可以保证读写操作的原子性,即标志变量不可能被CPU0和CPU1同时访问。从而保证了标志变量的有效性。

基带处理芯片共享高速存储器模块设计
图 2‑2 用户RAM读时序

基带处理芯片共享高速存储器模块设计
图 2‑3 用户RAM写时序

来源: 互联网

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