电源完整性设计的8大总结(二)

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demi 发布于:周五, 05/31/2019 - 11:07 ,关键词:

电源完整性设计的8大总结(一)

8、从电源系统的角度进行去耦设计

先插一句题外话,很多人在看资料时会有这样的困惑,有的资料上说要对个电源引脚加去耦电容,而另一些资料并不是按照个电源引脚都加去偶电容来设计的,只是说在芯片周围放置多少电容,然后怎么放置,怎么打孔等等。那么到底哪种说法及做法正确呢?我在刚接触电路设计的时候也有这样的困惑。其实,两种方法都是正确的,只不过处理问题的角度不同。看过本文后,你就彻底明白了。

上一节讲了对引脚去耦的方法,这一节就来讲讲另一种方法,从电源系统的角度进行去耦设计。该方法本着这样一个原则:在感兴趣的频率范围内,使整个电源分配系统阻抗最低。其方法仍然是使用去耦电容。

电源去耦涉及到很多问题: 总的电容多大才能满足要求?如何确定这个值?选择那些电容值?放多少个电容?选什么材质的电容?电容如何安装到电路板上?电容放置距离有什么要求?下面分别介绍。

8.1 著名的 Target Impedance(目标阻抗)

目标阻抗(Target Impedance)定义为:


其中:Vdd 为要进行去耦的电源电压等级,常见的有 5V、3.3V、1.8V、1.26V、1.2V 等。Ripple 为允许的电压波动,在电源噪声余一节中我们已阐述过了,典型值为 2.5%。

∆IMAX 为负载芯片的最大瞬态电流变化。

该定义可解释为:能满足负载最大瞬态电流供应,且电压变化不超过最大容许波动范围的情况下,电源系统自身阻抗的最大值。超过这一阻抗值,电源波动将超过容许范围。如果你对阻抗和电压波动的关系不清楚的话,请回顾“电容退耦的两种解释”一节。

对目标阻抗有两点需要说明

1 目标阻抗是电源系统的瞬态阻抗,是对快速变化的电流表现出来的一种阻抗特性。

2 目标阻抗和一定宽度的频段有关。在感兴趣的整个频率范围内,电源阻抗都不能超过这个值。阻抗是电阻、电感和电容共同作用的结果,因此必然与频率有关。感兴趣的整个频率范围有多大?这和负载对瞬态电流的要求有关。顾名思义,瞬态电流是指 在极短时间内电源必须提供的电流。如果把这个电流看做信号的话,相当于一个阶跃信号,具有很宽的频谱,这一频谱范围就是我们感兴趣的频率范围。

如果暂时不理解上述两点,没关系,继续看完本文后面的部分,你就明白了。

8.2 需要多大的电容

有两种方法确定所需的电容。第一种方法利用电源驱动的负载计算电容。这种方法没有考虑 ESL 及 ESR 的影响,因此很不精确,但是对理解电容的选择有好处。 第二种方法就是利用目标阻抗(Target Impedance)来计算总电容,这是业界通用的方法,得到了广泛验证。你可以先用这种方法来计算,然后做局部微调,能达到很好的效果,如何进行局部微调,是一个更高级的话题。下面分别介绍两种方法。

方法一:利用电源驱动的负载计算电容

设负载(容性)为 30pF,要在 2ns 内从 0V 驱动到 3.3V,瞬态电流为:


如果共有 36 个这样的负载需要驱动,则瞬态电流为:36*49.5mA=1.782A。假设容许电压波动为:3.3*2.5%=82.5 mV,所需电容为

C=I*dt/dv=1.782A*2ns/0.0825V=43.2nF

说明:所加的电容实际上作为抑制电压波纹的储能元件,该电容必须在 2ns 内为负载提供 1.782A 的电流,同时电压下降不能超过 82.5 mV,因此电容值应根据 82.5 mV 来计算。 记住:

电容放电给负载提供电流,其本身电压也会下降,但是电压下降的不能超过 82.5 mV(容许的电压波纹) 。这种计算没什么实际意义,之所以放在这里说一下,是为了 让大家对去耦原理认识更深。

方法二:利用目标阻抗计算电容(设计思想很严谨,要吃透)

为了清楚的说明电容的计算方法,我们用一个例子。要去耦的电源为 1.2V,容 许电压波动为 2.5%,最大瞬态电流 600mA,

第一步:计算目标阻抗


第二步:确定稳压电源频率响应范围。

和具体使用的电源片子有关,通常在 DC 到几百 kHz 之间。这里设为 DC 到 100kHz。在 100kHz 以下时,电源芯片能很好的对瞬态电流做出反应,高于 100kHz 时, 表现为很高的阻抗,如果没有外加电容,电源波动将超过允许的 2.5%。为了在高于 100kHz 时仍满足电压波动小于 2.5%要求,应该加多大的电容?

第三步:计算 bulk 电容

当频率处于电容自谐振点以下时,电容的阻抗可近似表示为:


频率 f 越高,阻抗越小,频率越低,阻抗越大。在感兴趣的频率范围内,电容的最大阻抗不能超过目标阻抗,因此使用 100kHz 计算(电容起作用的频率范围的最低频率,对应电容最高阻抗)。


当频率处于电容自谐振点以上时,电容的阻抗可近似表示为:


频率 f 越高,阻抗越大,但阻抗不能超过目标阻抗。假设 ESL 为 5nH,则最高有 效频率为:


如果希望电源系统在 500MHz 以下时都能满足电压波动要求,就必须控制电容的寄生电感。必须满足 2πf×Lmax≤XMAX ,所以有:


假设使用 AVX 公司的 0402 封装陶瓷电容,寄生电感约为 0.4nH,加上安装到电路板上后过孔的寄生电感(本文后面有计算方法)假设为 0.6nH,则总的寄生电感为 1 nH。为了满足总电感不大于 0.16 nH 的要求,我们需要并联的电容个数为:1/0.016=62.5 个,因此需要 63 个 0402 电容。

为了在 1.6MHz 时阻抗小于目标阻抗,需要电容为:


因此个电容的电容为 1.9894/63=0.0316 uF。

综上所述,对于这个系统,我们选择 1 个 31.831 uF 的大电容和 63 个 0.0316 uF 的小电容即可满足要求。

注意:以上基于目标阻抗(Target Impedance)的计算,只是为了说明这种方法的基本原理,实际中不能这样简单的计算就了事,因为还有很多问题需要考虑。学习的重点是这种方法的核心思想。

8.3 相同容值电容的并联

使用很多电容并联能有效地小阻抗。 63 个 0.0316 uF 的小电容 (个电容 ESL 为 1 nH)并联的效果相当于一个具有 0.159 nH ESL 的 1.9908 uF 电容。


单个电容及并联电容的阻抗特性如图 10 所示。并联后仍有相同的谐振频率,但是并联电容在一个频率点上的阻抗都小于单个电容。

但是,从图中我们看到,阻抗曲线呈 V 字型,随着频率偏离谐振点,其阻抗仍然 上升的很快。要在很宽的频率范围内满足目标阻抗要求,需要并联大的同值电容。这不是一种好的方法,造成极大地浪费。有些人喜欢在电路板上放置很多 0.1uF 电容,如 果你设计的电路工作频率很高,信号变化很快,那就不要这样做,最好使用不同容值的组合来构成相对平坦的阻抗曲线。

8.4 不同容值电容的并联与反谐振(Anti-Resonance)

容值不同的电容具有不同的谐振点。图 11 画出了两个电容阻抗随频率变化的曲线。


左边谐振点之前,两个电容都呈容性,右边谐振点后,两个电容都呈感性。在两个谐振点之间,阻抗曲线交叉,在交叉点处,左边曲线代表的电容呈感性,而右边曲线代表的电容呈容性,此时相当于 LC 并联电路。对于 LC 并联电路来说,当 L 和 C 上的电抗相等时, 发生并联谐振。因此,两条曲线的交叉点处会发生并联谐振,这就是反谐振效应,该频率点为反谐振点。电导 G=jwc2+1/jwL1,未考虑 ESR


两个容值不同的电容并联后, 阻抗曲线如图 12 所示。 从图 12 中我们可以得出两个结论:

a 不同容值的电容并联, 其阻抗特性曲线的底部要比图 10 阻抗曲线的底部平坦得多 (虽然存在反谐振点,有一个阻抗尖峰) ,因而能更有效地在很宽的频率范围内小阻抗。

b 在反谐振(Anti-Resonance)点处,并联电容的阻抗值无限大,高于两个电容任何一个单独作用时的阻抗。并联谐振或反谐振现象是使用并联去耦方法的不足之处。

在并联电容去耦的电路中, 虽然大多数频率值的噪声或信号都能在电源系统中找到低阻抗回流路径,但是对于那些频率值接近反谐振点的,由于电源系统表现出的高阻抗,使得 这部分噪声或信号能无法在电源分配系统中找到回流路径,最终会从 PCB 上发射出去 (空气也是一种介质,波阻抗只有几百欧姆) ,从而在反谐振频率点处产生严重的 EMI 问题。因此,并联电容去耦的电源分配系统一个重要的问题就是:合理的选择电容,尽可能的压低反谐振点处的阻抗。

8.5 ESR 对反谐振(Anti-Resonance)的影响

Anti-Resonance 给电源去耦带来麻烦,但幸运的是,实际情况不会图 12 显示的那么糟糕。实际电容除了 LC 之外,还存在等效串联电感 ESR,因此,反谐振点处的阻抗也不会是无限大的。实际上,可以通过计算得到反谐振点处的阻抗为


其中,X 为反谐振点处单个电容的阻抗虚部(均相等) 。现代工艺生产的贴片电容,等效串联阻抗很低,因此就有办法控制电容并联去耦时反谐振点处的阻抗。等效串联电感 ESR 使 整个电源分配系统的阻抗特性趋于平坦。

8.6 怎样合理选择电容组合

前面我们提到过,瞬态电流的变化相当于阶跃信号,具有很宽的频谱。因而,要对这一 电流需求补偿,就必须在很宽的频率范围内提供足够低的电源阻抗。但是,不同电容的有效 频率范围不同,这和电容的谐振频率有关(严格来说应该是安装后的谐振频率) ,有效频 率范围(电容能提供足够低阻抗的频率范围)是谐振点附近一小段频率。因此要在很宽的频 率范围内提供足够低的电源阻抗,就需要很多不同电容的组合。

你可能会说,只用一个容值,只要并联电容数足够多,也能达到同样低的阻抗。的确 如此,但是在实际应用中你可以算一下,多数时候,所需要的电容数很大。真要这样做的 话,可能你的电路板上密密麻麻的全是电容。既不专业,也没必要。

选择电容组合,要考虑的问题很多,比如选什么封装、什么材质、多大的容值、容值的间隔多大、主时钟频率及其各次谐波频率是多少、信号上升时间等等,这需要根据具体的设计来专门设计。

通常,用钽电容或电解电容来进行板级低频段去耦。电容的计算方法前面讲过了,需 要提醒一点的是,最好用几个或多个电容并联以小等效串联电感。这两种电容的 Q 值很低,频率选择性不强,非常适合板级滤波。

高频小电容的选择有些麻烦,需要分频段计算。可以把需要去耦的频率范围分成几段, 一段单独计算,用多个相同容值电容并联达到阻抗要求,不同频段选择的不同的电容值。 但这种方法中,频率段的划分要根据计算的结果不断调整。

一般划分 3 到 4 个频段就可以了,这样需要 3 到 4 个容值等级。实际上,选择的容值等级越多,阻抗特性越平坦,但是没必要用非常多的容值等级,阻抗的平坦当然好,但是 我们的最终目标是总阻抗小于目标阻抗,只要能满足这个要求就行。

在某个等级中到底选择那个容值,还要看系统时钟频率。前面讲过,电容的并联存在反谐振,设计时要注意,尽不要让时钟频率的各次谐波落在反谐振频率附近。比如在零点几微法等级上选择 0.47、0.22、0.1 还是其他值,要计算以下安装后的谐振频率再来定。

还有一点要注意,容值的等级不要超过 10 倍。比如你可以选类似 0.1、0.01、0.001 这样的组合。因为这样可以有效控制反谐振点阻抗的幅度,间隔太大,会使反谐振点阻抗很大。

当然这不是绝对的,最好用软件看一下,最终目标是反谐振点阻抗能满足要求。

高频小电容的选择,要想得到最优组合,是一个反复迭代寻找最优解的过程。最好的办法就是先粗略计算一下大致的组合,然后用电源完整性仿真软件做仿真,再做局部调整,能满足目标阻抗要求即可,这样直观方便,而且控制反谐振点比较容易。而且可以把电源平面的电容也加进来,联合设计。

图 13 是一个电容组合的例子。这个组合中使用的电容为: 2 个 680uF 钽电容, 7 个 2.2uF 陶瓷电容(0805 封装) ,13 个 0.22uF 陶瓷电容(0603 封装) ,26 个 0.022uF 陶 瓷电容(0402 封装) 。图中,上部平坦的曲线是 680uF 电容的阻抗曲线,其他三个容值的 曲线为图中的三个 V 字型曲线,从左到右一次为 2.2uF、0.22uF、0.022uF。总的阻抗曲线为图中底部的粗包络线。

这个组合实现了在 500kHz 到 150MHz 范围内保持电源阻抗在 33 毫欧以下。到 500MHz 频率点处,阻抗上升到 110 毫欧。从图中可见,反谐振点的阻抗控制得很低。


小电容的介质一般常规设计中都选则陶瓷电容。NP0 介质电容的 ESR 要低得多,对于有更严格阻抗控制的局部可以使用,但是注意这种电容的 Q 值很高,可能引起严重的高频 振铃,使用时要注意。

封装的选择,只要加工能力允许,当然越小越好,这样可以得到更低的 ESL,也可以留出更多的布线空间。但不同封装,电容谐振频率点不同,容值范围也不同,可能影响到最终 的电容数。因此,电容封装尺寸、容值要联合考虑。总之最终目标是,用最少的电容达到目标阻抗要求,轻安装和布线的压力。

8.7 电容的去耦半径

电容去耦的一个重要问题是电容的去耦半径。大多数资料中都会提到电容摆放要尽靠近芯片,多数资料都是从小回路电感的角度来谈这个摆放距离问题。确实,小电感是一个重要原因,但是还有一个重要的原因大多数资料都没有提及,那就是电容去耦半径问题。

如果电容摆放离芯片过远,超出了它的去耦半径,电容将失去它的去耦的作用。

理解去耦半径最好的办法就是考察噪声源和电容补偿电流之间的相位关系。当芯片对电流的需求发生变化时,会在电源平面的一个很小的局部区域内产生电压扰动,电容要补偿这 一电流(或电压),就必须先感知到这个电压扰动。信号在介质中传播需要一定的时间,因 此从发生局部电压扰动到电容感知到这一扰动之间有一个时间延迟。同样,电容的补偿电流 到达扰动区也需要一个延迟。因此必然造成噪声源和电容补偿电流之间的相位上的不一致。 特定的电容,对与它自谐振频率相同的噪声补偿效果最好,我们以这个频率来衡这种相位 关系。设自谐振频率为 f,对应波长为λ,补偿电流表达式可写为:


其中,A 是电流幅度,R 为需要补偿的区域到电容的距离,C 为信号传播速度。

当扰动区到电容的距离达到λ/4 时,补偿电流的相位为π ,和噪声源相位刚好差 180 度,即完全反相。此时补偿电流不再起作用,去耦作用失效,补偿的能无法及时送达。为 了能有效传递补偿能,应使噪声源和补偿电流的相位差尽可能的小,最好是同相位的。距 离越近,相位差越小,补偿能传递越多,如果距离为 0,则补偿能百分之百传递到扰动区。这就要求噪声源距离电容尽可能的近,要远小于λ/4 。实际应用中,这一距离最好控 制在λ/40~λ/50 之间,这是一个验数据。

例如:0.001uF 陶瓷电容,如果安装到电路板上后总的寄生电感为 1.6nH,那么其安装 后的谐振频率为 125.8MHz,谐振周期为 7.95ps。假设信号在电路板上的传播速度为 166ps/inch,则波长为 47.9 英寸。电容去耦半径为 47.9/50=0.958 英寸,大约等于 2.4 厘 米。

本例中的电容只能对它周围 2.4 厘米范围内的电源噪声进行补偿,即它的去耦半径 2.4 厘米。不同的电容,谐振频率不同,去耦半径也不同。对于大电容,因为其谐振频率很低,对应的波长非常长,因而去耦半径很大,这也是为什么我们不太关注大电容在电路板上放置 位置的原因。对于小电容,因去耦半径很小,应尽可能的靠近需要去耦的芯片,这正是大多数资料上都会反复强调的,小电容要尽可能近的靠近芯片放置。

8.8 电容的安装方法

电容的摆放

对于电容的安装,首先要提到的就是安装距离。容值最小的电容,有最高的谐振频率, 去耦半径最小,因此放在最靠近芯片的位置。容值稍大些的可以距离稍远,最外层放置容值最大的。但是,所有对该芯片去耦的电容都尽靠近芯片。下面的图 14 就是一个摆放位置 的例子。本例中的电容等级大致遵循 10 倍等级关系。


还有一点要注意,在放置时, 最好均匀分布在芯片的四周,对一个容值等级都要这 样。通常芯片在设计的时候就考虑到了电源和地引脚的排列位置,一般都是均匀分布在芯片 的四个边上的。因此,电压扰动在芯片的四周都存在,去耦也必须对整个芯片所在区域均 匀去耦。如果把上图中的 680pF 电容都放在芯片的上部,由于存在去耦半径问题,那么就不能对芯片下部的电压扰动很好的去耦。

电容的安装

在安装电容时,要从焊盘拉出一小段引出线,然后通过过孔和电源平面连接,接地端也同样。这样流电容的电流回路为:电源平面->过孔->引出线->焊盘->电容->焊盘->引出>过 孔->地平面,图 15 直观的显示了电流的回流路径。


放置过孔的基本原则就是让这一环路面积最小,进而使总的寄生电感最小。图 16 显示 了几种过孔放置方法。


第一种方法从焊盘引出很长的引出线然后连接过孔,这会引入很大的寄生电感,一定要避免这样做,这时最糟糕的安装方式。

第二种方法在焊盘的两个端点紧邻焊盘打孔,比第一种方法路面积小得多,寄生电感也较小,可以接受。

第三种在焊盘侧面打孔,进一步小了回路面积,寄生电感比第二种更小,是比较好的方法。

第四种在焊盘两侧都打孔,和第三种方法相比,相当于电容一端都是通过过孔的并联接入电源平面和地平面,比第三种寄生电感更小,只要空间允许,尽用这种方法。

最后一种方法在焊盘上直接打孔,寄生电感最小,但是焊接是可能会出现问题,是否使用要看加工能力和方式。

推荐使用第三种和第四种方法。

需要强调一点:有些工程师为了节省空间,有时让多个电容使用公共过孔。任何情况下都不要这样做。最好想办法优化电容组合的设计,少电容数。

由于印制线越宽,电感越小,从焊盘到过孔的引出线尽加宽,如果可能,尽和焊盘宽度相同。这样即使是 0402 封装的电容,你也可以使用 20mil 宽的引出线。引出线和过孔安装如图 17 所示,注意图中的各种尺寸。


对于大尺寸的电容,比如板级滤波所用的钽电容,推荐用图 18 中的安装方法。


9 结束语

电源系统去耦设计要把引脚去耦和电源平面去耦结合使用已达到最优设计。 时钟、 PLL、 DLL 等去耦设计要使用引脚去耦,必要时还要加滤波网络,模拟电源部分还要使用磁珠等进 行滤波。针对具体应用选择退耦电容的方法也很流行,如在电路板上发现某个频率的干扰较 大,就要专门针对这一频率选择合适的电容,改进系统设计。总之,电源系统的设计和具体 应用密切相关,不存在放之四海皆准的具体方案。关键是掌握基本的设计方法,具体情况具 体分析,才能很好的解决电源去耦问题。

本文转自:博客园 - 电源Fan,转载此文目的在于传递更多信息,版权归原作者所有。

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