阻抗

下面列举了一些设计叠层,计算阻抗时的注意事项,帮助大家提高计算效率。
1,线宽宁愿宽,不要细。
因为制程里存在细的极限,宽是没有极限的,所以如果后期为了调阻抗把线宽调细而碰到极限时那就麻烦了,要么增加成本,要么放松阻抗管控。所以在计算时相对宽就意味着目标阻抗稍微偏低,比如单线阻抗50ohm,我们算到49ohm就可以了,尽量不要算到51ohm。

2,整体呈现一个趋势。
我们的设计中可能有多个阻抗管控目标,那么就整体偏大或偏小,不要出现类似100ohm的偏大,90ohm的偏小这种不同步偏大偏小的情况。

3,考虑残铜率和流胶量。
当半固化片一边或两边是蚀刻线路时,压合过程中胶会去填补蚀刻的空隙处,这样两层间的胶厚度时间会减小,残铜率越小,填的越多,剩下的越少。所以如果需要的两层间半固化片厚度是5mil,要根据残铜率选择稍厚的半固化片。

4,指定玻布和含胶量。
不同的玻布,不同的含胶量的半固化片或芯板的介电系数是不同的,即使是差不多高度的也可能是3.5和4的差别,这个差别可以引起单线阻抗3ohm左右的变化。另外玻纤效应和玻布开窗大小密切相关,如果是10Gbps或更高速的设计,而叠层又没有指定材料,板厂用了单张1080的材料,那就可能出现信号完整性问题。

当然残铜率流胶量计算不准,新材料的介电系数有时和标称不一致,有的玻布板厂没有备料等等都会造成设计的叠层实现不了或交期延后。那么最好的办法就是在设计之初让板厂按我们的要求,加上他们的经验设计叠层,这样最多几个来回就能得到理想又可实现的叠层了。

来源: 志博PCB

围观 15

1、外层单端阻抗计算模型

H1: 介质厚度Er1: 介电常数W1:阻抗线底部宽度W2:阻抗线顶部宽度T1:成品铜厚C1:基材的阻焊厚度C2:铜皮或走线上的阻焊厚度CEr:阻焊的介电常数

这种阻抗计算模型适用于:外层线路印阻焊后的单端阻抗计算。

2、外层差分阻抗计算模型

H1:介质厚度Er1:介电常数W1:阻抗线底部宽度W2:阻抗线顶部宽度S1:阻抗线间距T1:成品铜厚C1:基材的阻焊厚度C2:铜皮或走线上的阻焊厚度C3:基材上面的阻焊厚度CEr:阻焊的介电常数

这种阻抗计算模型适用于:外层线路印阻焊后的差分阻抗计算。

3、外层单端阻抗共面计算模型

H1:介质厚度Er1:介电常数W1:阻抗线底部宽度W2:阻抗线顶部宽度D1:阻抗线到周围铜皮的距离T1:成品铜厚C1:基材的绿油厚度C2:铜皮或走线上的绿油厚度CEr:绿油的介电常数

这种阻抗计算模型适用于:外层线路印阻焊后的单端共面阻抗计算。

4、外层差分阻抗共面计算模型

H1:介质厚度Er1:介电常数W1:阻抗线底部宽度W2:阻抗线顶部宽度D1:阻抗线到两边铜皮的距离T1:成品铜厚C1:基材的绿油厚度C2:铜皮或走线上的绿油厚度C3:基材上面的绿油厚度CEr:绿油的介电常数

这种阻抗计算模型适用于:外层线路印阻焊后的差分共面阻抗计算。

5、内层单端阻抗计算模型

H1:介质厚度Er1:介电常数H2:介质厚度Er2:介电常数W1:阻抗线底部宽度W2:阻抗线顶部宽度T1:成品铜厚

这种阻抗计算模型适用于:内层线路单端阻抗计算。

6、内层差分阻抗计算模型

H1:介质厚度Er1:介电常数H2:介质厚度Er2:介电常数W1:阻抗线底部宽度W2:阻抗线顶部宽度S1:阻抗线间距T1:成品铜厚

这种阻抗计算模型适用于:内层线路差分阻抗计算。

7、内层单端阻抗共面计算模型

H1:介质厚度Er1:H1 对应介质层介电常数H2:介质厚度Er2:H2 对应介质层介电常数W1: 阻抗线底部宽度W2: 阻抗线顶部宽度D1:阻抗线到周围铜皮的距离T1:线路铜厚

这种阻抗计算模型适用于:内层单端共面阻抗计算。

8、内层差分阻抗共面计算模型

H1:介质厚度H2:介质厚度W1:阻抗线底部宽度W2:阻抗线顶部宽度S1:阻抗线间距D1:阻抗线到周围铜皮的距离T1:线路铜厚Er1:H1 对应介质层介电常数Er2:H2 对应介质层介电常数

这种阻抗计算模型适用于:内层差分共面阻抗计算。

来源:PCBTech.Net

围观 1216

随着电子技术的发展,电磁兼容性问题成为电路设计工程师极为关注和棘手的问题。 根据多年的工程经验,大家普遍认为电磁兼容性标准中最重要的也是最难解决的两个项目就是传导发射和辐射发射。为了满足传导发射限制的要求,通常使用电磁干扰(EMI)滤波器来抑制电子产品产生的传导噪声。但是怎么选择一个现有的滤波器或者设计一个能满足需要的滤波器?工程师表现得很盲目,只有凭借经验作尝试。首先根据经验使用一个滤波器,如果不能满足要求再重新修改设计或者换另一个新的滤波器。因此,要找到一个合适的EMI滤波器就成为一个费时且高成本的任务。

电子系统产生的干扰特性

解决问题首先要了解电子系统产生的总干扰情况,需要抑制多少干扰电压才能满足标准要求?共模干扰是多少,差模干扰是多少?只有明确了这些干扰特性我们才能根据实际的需要提出要求。

从被测物体的电流路径来看,干扰信号回流路径可能通过地线,或者通过其它电网,如图1所示。通过地线的干扰电流在电源网上产生同相位的共模干扰电压。通过其它线在两根电源线上产生反相的差模干扰电压。干扰电流的路径如图2所示。

EMI滤波器设计中的干扰特性和阻抗特性
图1 干扰信号的回流路径

EMI滤波器设计中的干扰特性和阻抗特性
图2 a)差模干扰滤波和b)共模干扰滤波

通常有四种技术可进行电源滤波,以便抑制干扰噪声。在实际使用中,经常是混合使用其中的两种,甚至多种技术。它们是:
  •  正负极电源线之间添加电容,即X电容;
  •  每根电源线和地线之间添加电容,即Y电容;
  •  共模抑制(两根电源线上的抑制线圈同向绕线);
  •  差模抑制(每根电源线有它自己的抑制线圈)。

电容的作用是将高频干扰电压“短路”,另外,当干扰信号频率很高时,抑制线圈将产生很大的交流阻抗。图2显示了两种滤波类型的结构,其中,LISN是用于测量目的的线性阻抗稳定网络。如果是共模问题引起的干扰,X类型电容基本上没有作用,因为两线上的干扰电压是一样的。因此,了解干扰类型对于选择合理的电路结构将起重要作用,并为解决问题提供技术依据。

在标准电磁兼容性测试实验室可得到设备的总干扰情况,但无法了解设备的共模干扰和差模干扰特性。为了在测量中分辨共模或者差模干扰信号,通用的仪器是很难实现的。使用专用的传导测试仪,可获得设备的总干扰、共模干扰和差模干扰。测试结果如图3所示。

EMI滤波器设计中的干扰特性和阻抗特性
图3 传统测试仪获得的总干扰、共模干扰和差模干扰

电源输入阻抗特性

滤波器的制造商给出的滤波器插损是在50W标准阻抗系统中的性能。众所周知,电源的输入阻抗随着频率的变化具有不连续性。阻抗的改变导致滤波器的插损特性产生很大的变化。

由图4可见,在一个50W的系统中,100mH的滤波器提供约18dB的衰减,但是在一个500W系统中只提供约4dB的衰减。 同样对于100nF电容器;在50W系统中,1MHz时大约23dB的衰减在5W系统中降至7dB。

上面的例子说明,选择一个具有很高插损的滤波器也不能很好抑制传导噪声的原因是,电源输入端阻抗的影响。因此,设计者除了选择一个合适的滤波器之外,还需要了解电源的阻抗特性、共模阻抗和差模阻抗。阻抗测试可以借助专用的阻抗测试仪或者传导分析仪。一种滤波器的共模阻抗(a)和差模阻抗(b)的变化如图5所示。

EMI滤波器设计中的干扰特性和阻抗特性
图4 a)100uh电感的衰减 b)100nF电容器的衰减

EMI滤波器设计中的干扰特性和阻抗特性
图5 a)共模阻抗和b)差模阻抗的变化

滤波器的设计

知道设备的干扰特性和输入阻抗特性后,设计或者选择一个滤波器就变得简单了。如果使用一个现成的滤波器,可以调用过去积累的滤波器数据库,比对滤波器参数,找到一个合适的滤波器。如果没有合适的或者想专门设计一个专用滤波器,可以借助专用的滤波器设计软件。在确定一个滤波器模式后输入滤波器一些简单的约束条件,设计软件根据阻抗特性自动计算出最合适的组件值,以及提供最合适的衰减。(如图6所示)

EMI滤波器设计中的干扰特性和阻抗特性
图6 一种由软件设计的最佳滤波器

设计结果

在对某产品进行了干扰特性和阻抗特性测试后,需要解决一个低于5MHz的低频干扰问题。专用滤波器设计软件结合前面得到的测试数据给出了滤波器的元件参数:包括470nF的X电容器,2.2nF的Y电容器和15.1mH的共模电感。但是有经验的滤波器设计人员认为采用一个13.5mH共模电感的滤波器是足够了。使用一个13.5mH包括额外高频组件的滤波器的发射情况如图7所示。

EMI滤波器设计中的干扰特性和阻抗特性
图7 最小15mH的系统使用和18mH时的测试结果

为了验证软件的设计数据,将470nF、2.2nF和18mH的非定制的滤波器迅速连接到系统中,获得中心频率小于5MHz,并且无需高频滤波器。结果清楚地表明,最小15mH的限制是合适的。

结语

EMI滤波器的设计应该充分考虑干扰特性和阻抗特性,在阻抗测试和干扰特性测试数据基础上进行设计是精确滤波设计的唯一方法。

来源:网络

围观 308

在高速PCB设计流程里,叠层设计和阻抗计算是登顶的第一梯。阻抗计算方法很成熟,不同软件的计算差别不大,相对而言比较繁琐,阻抗计算和工艺制程之间的一些"权衡的艺术",主要是为了达到我们阻抗管控目的的同时,也能保证工艺加工的方便,以及尽量降低加工成本。

下面我们总结了一些设计叠层算阻抗是的注意事项,帮助大家提高计算效率。

1,线宽宁愿宽,不要细。

因为制程里存在细的极限,宽是没有极限的,所以如果后期为了调阻抗把线宽调细而碰到极限时那就麻烦了,要么增加成本,要么放松阻抗管控。所以在计算时相对宽就意味着目标阻抗稍微偏低,比如单线阻抗50ohm,我们算到49ohm就可以了,尽量不要算到51ohm。

2,整体呈现一个趋势。

我们的设计中可能有多个阻抗管控目标,那么就整体偏大或偏小,不要出现类似100ohm的偏大,90ohm的偏小这种不同步偏大偏小的情况。

3,考虑残铜率和流胶量。

当半固化片一边或两边是蚀刻线路时,压合过程中胶会去填补蚀刻的空隙处,这样两层间的胶厚度时间会减小,残铜率越小,填的越多,剩下的越少。所以如果需要的两层间半固化片厚度是5mil,要根据残铜率选择稍厚的半固化片。

4,指定玻布和含胶量。

不同的玻布,不同的含胶量的半固化片或芯板的介电系数是不同的,即使是差不多高度的也可能是3.5和4的差别,这个差别可以引起单线阻抗3ohm左右的变化。另外玻纤效应和玻布开窗大小密切相关,如果是10Gbps或更高速的设计,而叠层又没有指定材料,板厂用了单张1080的材料,那就可能出现信号完整性问题。

当然残铜率流胶量计算不准,新材料的介电系数有时和标称不一致,有的玻布板厂没有备料等等都会造成设计的叠层实现不了或交期延后。那么最好的办法就是在设计之初让板厂按我们的要求,加上他们的经验设计叠层,这样最多几个来回就能得到理想又可实现的叠层了。

以上即是总结的一些设计叠层算阻抗是的注意事项.

来源: https://www.mianbaoban.cn/blog/post/205748

围观 358

在做一款消费电子产品时,需要采集电池电压(3.3V-4.2V),同时在休眠的时候希望尽量减小待机电流。电池电压采集电路采用两个1%的300K电阻进行分压,由该电路引起的待机电路为4.2/(300+300)mA=7uA.此时比较合理(整机的待机电流要求30uA以内)。

初始设计电路如下:

STM32采集AD的输入阻抗问题

在编程采集数据时发现测试电压与实际电压有偏差,测试值总比实际值偏小一点。在软件上做补偿,把值修正了。

但是换一个板子测试的时候发现测试的电压又不准了,此时知道通过软件补偿这种方法行不通。那么只能从硬件找原因。

查找datasheet发现AD的输入阻抗最大只有50KΩ。

STM32采集AD的输入阻抗问题

图中RAIN:外部输入阻抗,STM32芯片中这个值最大为50KΩ;

RADC:采样开关电阻,最大值为1KΩ;

CADC:内部采样和保持电容,最大值为8pF.

在ADC数据采集的时候需要有电流流入,那么RAIN会产生一个压降。阻容网络中的RADC和CADC上,对电容的充电由RADC控制。随着源电阻(RADC)的增加,对保持电容的充电时间也相应增加。

对CADC的充电由RAIN+RADC控制,因此充电时间常数为tc = (RADC + RAIN) × CADC。如果时间过短,ADC转换的数值会小于实际值。

通过以上数据知道,采集精度跟采集时间和输入阻抗有关。但是通过计算得知,如果输入阻抗为300KΩ,那么充电时间约为2.4uS。在软件上把采样周期调到最大(ADC_SampleTime_239_5Cycles,频率为12M,时间19.9uS),还是存在误差。说明此时跟周期不是主要原因。

问题出在输如阻抗大于IC里ADC允许的最大阻抗。充电时电流分两路,一路经过R1到R2到地,还有一路经过R1流入MCU的AD接口。(不知是不是IO口会有一定的漏电流到地,IL)此时相当于在R2旁边并了一个电阻到地,检测点的电压不是标准的1/2Vbat.

那么为了更准确地检测电池电压,那么只好把电阻改小。如果选两个50K的电阻,那么此处带来的电流会后42uA.所以在电路上做了个调整:

STM32采集AD的输入阻抗问题

原来接地的地方改接到一个IO口,在需要检测的时候输出低电平,不需要的时候输出高电平。然后分压电阻使用两个30K的问题得到解决,电压检测误差小于0.02V,待机电流比原来的还小了几个微安。

转自: 何言之-博客园

围观 1135
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