DDR布线在PCB设计中占有举足轻重的地位，设计成功的关键就是要保证系统有充足的时序裕量。要保证系统的时序，线长匹配又是一个重要的环节。我们来回顾一下，DDR布线，线长匹配的基本原则是：地址，控制/命令信号与时钟做等长。数据信号与DQS做等长。为啥要做等长?大家会说是要让同组信号同时到达接收端，好让接收芯片能够同时处理这些信号。那么，时钟信号和地址同时到达接收端，波形的对应关系是什么样的呢?我们通过仿真来看一下具体波形。
建立如下通道，分别模拟DDR3的地址信号与时钟信号。
<center><img src="http://mcu.eetrend.com/files/2017-08/wen_zhang_/100007758-25420-11.png&…; alt="DDR布线举足轻重，一文看懂背后的大学问"></center><center>图1 地址/时钟仿真示意图</center>
![http://mcu.eetrend.com/files/2017-08/wen_zhang_/100007758-25420-11.png&…](http://mcu.eetrend.com/files/2017-08/wen_zhang_/100007758-25420-11.png"){kind=link}