阻抗

因为制程里存在细的极限，宽是没有极限的，所以如果后期为了调阻抗把线宽调细而碰到极限时那就麻烦了，要么增加成本，要么放松阻抗管控。所以在计算时相对宽就意味着目标阻抗稍微偏低，比如单线阻抗50ohm，我们算到49ohm就可以了，尽量不要算到51ohm。

<strong>1、外层单端阻抗计算模型</strong>

<center><img width="600" src="http://mcu.eetrend.com/files/2018-12/wen_zhang_/100016548-55537-1.jpg&q…; alt=""></center>

H1: 介质厚度Er1: 介电常数W1:阻抗线底部宽度W2:阻抗线顶部宽度T1:成品铜厚C1:基材的阻焊厚度C2:铜皮或走线上的阻焊厚度CEr:阻焊的介电常数

这种阻抗计算模型适用于：外层线路印阻焊后的单端阻抗计算。

<strong>2、外层差分阻抗计算模型</strong>

随着电子技术的发展，电磁兼容性问题成为电路设计工程师极为关注和棘手的问题。 根据多年的工程经验，大家普遍认为电磁兼容性标准中最重要的也是最难解决的两个项目就是传导发射和辐射发射。为了满足传导发射限制的要求，通常使用电磁干扰(EMI)滤波器来抑制电子产品产生的传导噪声。但是怎么选择一个现有的滤波器或者设计一个能满足需要的滤波器?工程师表现得很盲目，只有凭借经验作尝试。首先根据经验使用一个滤波器，如果不能满足要求再重新修改设计或者换另一个新的滤波器。因此，要找到一个合适的EMI滤波器就成为一个费时且高成本的任务。

<strong>电子系统产生的干扰特性</strong>

解决问题首先要了解电子系统产生的总干扰情况，需要抑制多少干扰电压才能满足标准要求?共模干扰是多少，差模干扰是多少?只有明确了这些干扰特性我们才能根据实际的需要提出要求。

从被测物体的电流路径来看，干扰信号回流路径可能通过地线，或者通过其它电网，如图1所示。通过地线的干扰电流在电源网上产生同相位的共模干扰电压。通过其它线在两根电源线上产生反相的差模干扰电压。干扰电流的路径如图2所示。

在高速PCB设计流程里，叠层设计和阻抗计算是登顶的第一梯。阻抗计算方法很成熟，不同软件的计算差别不大，相对而言比较繁琐，阻抗计算和工艺制程之间的一些"权衡的艺术"，主要是为了达到我们阻抗管控目的的同时，也能保证工艺加工的方便，以及尽量降低加工成本。

下面我们总结了一些设计叠层算阻抗是的注意事项，帮助大家提高计算效率。

<strong>1，线宽宁愿宽，不要细。</strong>

因为制程里存在细的极限，宽是没有极限的，所以如果后期为了调阻抗把线宽调细而碰到极限时那就麻烦了，要么增加成本，要么放松阻抗管控。所以在计算时相对宽就意味着目标阻抗稍微偏低，比如单线阻抗50ohm，我们算到49ohm就可以了，尽量不要算到51ohm。

<strong>2，整体呈现一个趋势。</strong>

我们的设计中可能有多个阻抗管控目标，那么就整体偏大或偏小，不要出现类似100ohm的偏大，90ohm的偏小这种不同步偏大偏小的情况。

<strong>3，考虑残铜率和流胶量。</strong>

在做一款消费电子产品时，需要采集电池电压（3.3V-4.2V），同时在休眠的时候希望尽量减小待机电流。电池电压采集电路采用两个1%的300K电阻进行分压，由该电路引起的待机电路为4.2/（300+300）mA=7uA.此时比较合理（整机的待机电流要求30uA以内）。

初始设计电路如下：
<center><img width="300" src="http://mcu.eetrend.com/files/2018-01/wen_zhang_/100009783-33211-111.png…; alt="STM32采集AD的输入阻抗问题"></center>

在编程采集数据时发现测试电压与实际电压有偏差，测试值总比实际值偏小一点。在软件上做补偿，把值修正了。

但是换一个板子测试的时候发现测试的电压又不准了，此时知道通过软件补偿这种方法行不通。那么只能从硬件找原因。