PCB设计

在高速PCB设计流程里,叠层设计和阻抗计算是登顶的第一梯。阻抗计算方法很成熟,不同软件的计算差别不大,相对而言比较繁琐,阻抗计算和工艺制程之间的一些"权衡的艺术",主要是为了达到我们阻抗管控目的的同时,也能保证工艺加工的方便,以及尽量降低加工成本。

下面我们总结了一些设计叠层算阻抗是的注意事项,帮助大家提高计算效率。

1,线宽宁愿宽,不要细。

因为制程里存在细的极限,宽是没有极限的,所以如果后期为了调阻抗把线宽调细而碰到极限时那就麻烦了,要么增加成本,要么放松阻抗管控。所以在计算时相对宽就意味着目标阻抗稍微偏低,比如单线阻抗50ohm,我们算到49ohm就可以了,尽量不要算到51ohm。

2,整体呈现一个趋势。

我们的设计中可能有多个阻抗管控目标,那么就整体偏大或偏小,不要出现类似100ohm的偏大,90ohm的偏小这种不同步偏大偏小的情况。

3,考虑残铜率和流胶量。

当半固化片一边或两边是蚀刻线路时,压合过程中胶会去填补蚀刻的空隙处,这样两层间的胶厚度时间会减小,残铜率越小,填的越多,剩下的越少。所以如果需要的两层间半固化片厚度是5mil,要根据残铜率选择稍厚的半固化片。

4,指定玻布和含胶量。

不同的玻布,不同的含胶量的半固化片或芯板的介电系数是不同的,即使是差不多高度的也可能是3.5和4的差别,这个差别可以引起单线阻抗3ohm左右的变化。另外玻纤效应和玻布开窗大小密切相关,如果是10Gbps或更高速的设计,而叠层又没有指定材料,板厂用了单张1080的材料,那就可能出现信号完整性问题。

当然残铜率流胶量计算不准,新材料的介电系数有时和标称不一致,有的玻布板厂没有备料等等都会造成设计的叠层实现不了或交期延后。那么最好的办法就是在设计之初让板厂按我们的要求,加上他们的经验设计叠层,这样最多几个来回就能得到理想又可实现的叠层了。

以上即是总结的一些设计叠层算阻抗是的注意事项.

来源: https://www.mianbaoban.cn/blog/post/205748

围观 355

AVCC:模拟部分电源供电;AGND:模拟地
DVCC:数字部分电源供电;DGND:数字地

这样区分是为了将数字部分和模拟部分隔离开,减小数字部分带给模拟电路部分的干扰。但这两部分不可能完全隔离开,数字部分和模拟部分之间是有连接的所以,在供电时至少地应该是在一起的,所以 AGND和DGND之间要用0欧姆的电阻或磁珠或电感连接起来,这样的一点连接就能够减小干扰。同样,如果两部分的供电电源相同也应该采用这样的接法。

在电子系统设计中,为了少走弯路和节省时间,应充分考虑并满足抗干扰性 的要求,避免在设计完成后再去进行抗干扰的补救措施。

形成干扰的基本要素有三个:

(1)干扰源,指产生干扰的元件、设备或信号,用数学语言描述如下:du/dt, di/dt大的地方就是干扰源。如:雷电、继电器、可控硅、电机、高频时钟等都可 能成为干扰源。

(2)传播路径,指干扰从干扰源传播到敏感器件的通路或媒介。典型的干扰传 播路径是通过导线的传导和空间的辐射。

(3)敏感器件,指容易被干扰的对象。如:A/D、D/A变换器,单片机,数字IC, 弱信号放大器等。

抗干扰设计的基本原则是:抑制干扰源,切断干扰传播路径,提高敏感器件的 抗干扰性能。

1 抑制干扰源

抑制干扰源就是尽可能的减小干扰源的du/dt,di/dt。这是抗干扰设计中最优 先考虑和最重要的原则,常常会起到事半功倍的效果。 减小干扰源的du/dt主要是通过在干扰源两端并联电容来实现。减小干扰源的 di/dt则是在干扰源回路串联电感或电阻以及增加续流二极管来实现。
抑制干扰源的常用措施如下:

(1)继电器线圈增加续流二极管,消除断开线圈时产生的反电动势干扰。仅加 续流二极管会使继电器的断开时间滞后,增加稳压二极管后继电器在单位时间内可动作更多的次数。

(2)在继电器接点两端并接火花抑制电路(一般是RC串联电路,电阻一般选几K 到几十K,电容选0.01uF),减小电火花影响。

(3)给电机加滤波电路,注意电容、电感引线要尽量短。

(4)电路板上每个IC要并接一个0.01μF~0.1μF高频电容,以减小IC对电源的 影响。注意高频电容的布线,连线应靠近电源端并尽量粗短,否则,等于增大了电容的等效串联电阻,会影响滤波效果。

(5)布线时避免90度折线,减少高频噪声发射。

(6)可控硅两端并接RC抑制电路,减小可控硅产生的噪声(这个噪声严重时可能会把可控硅击穿的)。

按干扰的传播路径可分为传导干扰和辐射干扰两类。

所谓传导干扰是指通过导线传播到敏感器件的干扰。高频干扰噪声和 有用信号的频带不同,可以通过在导线上增加滤波器的方法切断高频干扰 噪声的传播,有时也可加隔离光耦来解决。电源噪声的危害最大, 要特别注意处理。

所谓辐射干扰是指通过空间辐射传播到敏感器件的干扰。 一般的解决方法是增加干扰源与敏感器件的距离,用地线把它们隔离和在敏感器件上加蔽罩。

2 切断干扰传播路径的常用措施如下:

(1)充分考虑电源对单片机的影响。电源做得好,整个电路的抗干扰就解决了一大半。许多单片机对电源噪声很敏感, 要给单片机电源加滤波电路或稳压器,以减小电源噪声对单片的干扰。比如,可以利用磁珠和电容组成π形滤波电路,当然条件要求不高时也可用100Ω电阻代替 磁珠。

(2)如果单片机的I/O口用来控制电机等噪声器件,在I/O口与噪声源之间应加隔离(增加π形滤波电路)。 控制电机等噪声器件,在I/O口与噪声源之间应加隔离(增加π形滤波 电路)。

(3)注意晶振布线。晶振与单片机引脚尽量靠近,用地线把时钟区隔离起来,晶振外壳接地并固定。此措施可解决许多疑难问题。

(4)电路板合理分区,如强、弱信号,数字、模拟信号。尽可能把干扰源 (如电机,继电器)与敏感元件(如单片机)远离。

(5)用地线把数字区与模拟区隔离,数字地与模拟地要分离,最后在一点接于电源地。A/D、D/A芯片布线也以此为原则,厂家分配A/D、D/A芯片 引脚排列时已考虑此要求。

(6)单片机和大功率器件的地线要单独接地,以减小相互干扰。 大功率器件尽可能放在电路板边缘。

(7)在单片机I/O口,电源线,电路板连接线等关键地方使用抗干扰元件 如磁珠、磁环、电源滤波器,屏蔽罩,可显著提高电路的抗干扰性能。

3 提高敏感器件的抗干扰性能

- 提高敏感器件的抗干扰性能是指从敏感器件这边考虑尽量减少对干扰噪声 的拾取,以及从不正常状态尽快恢复的方法。

- 提高敏感器件抗干扰性能的常用措施如下:

(1)布线时尽量减少回路环的面积,以降低感应噪声。

(2)布线时,电源线和地线要尽量粗。除减小压降外,更重要的是降低耦 合噪声。

(3)对于单片机闲置的I/O口,不要悬空,要接地或接电源。其它IC的闲置 端在不改变系统 逻辑的情况下接地或接电源。

(4)对单片机使用电源监控及看门狗电路,如:IMP809,IMP706,IMP813,X25043,X25045 等,可大幅度提高整个电路的抗干扰性能。

(5)在速度能满足要求的前提下,尽量降低单片机的晶振和选用低速数字 电路。

(6)IC器件尽量直接焊在电路板上,少用IC座。

为了达到很好的抗干扰,于是我们常看到PCB板上有地分割的布线方式。但是也不是所有的数字电路和模拟电路混合都一定要进行地平面分割。因为这样分割是为了降低噪声的干扰。

理论:在数字电路中一般的频率会比模拟电路中的频率要高,而且它们本身的信号会跟地平面形成一个回流(因为在信号传输中,铜线与铜线之间存在着各种各样 的电感和分布电容),如果我们把地线混合在一起,那么这个回流就会在数字和模拟电路中相互串扰。而我们分开就是让它们只在自己本身内部形成一个回流。它们 之间只用一个零欧电阻或是磁珠连接起来就是因为原来它们就是同一个物理意义的地,现在布线把它们分开了,最后还应该把它们连接起来。

转自: feel8068588的专栏

围观 297

电源电路是一个电子产品的重要组成部分,电源电路设计的好坏,直接牵连产品性能的好坏。我们电子产品的电源电路主要有线性电源和高频开关电源。从理论上讲,线性电源是用户需要多少电流,输入端就要提供多少电流;开关电源是用户需要多少功率,输入端就提供多少功率。

线性电源

线性电源功率器件工作在线性状态,如我们常用的稳压芯片LM7805、LM317、SPX1117等。下图一是LM7805稳压电源电路原理图。

电源模块的PCB设计
图一 线性电源原理图

从图上可知,线性电源有整流、滤波、稳压、储能等功能元件组成,同时,一般用的线性电源为串联稳压电源,输出电流等于输入电流,I1=I2+I3,I3是参考端,电流很小,因此I1≈I3。我们为什么要讲电流,是因为PCB设计时,每条线的宽度不是随便设的,是要根据原理图里元件节点间的电流大小来确定的(请查《PCB设计铜铂厚度、线宽和电流关系表》)。电流大小、电流流向要搞清楚,做板才恰到好处。

PCB设计时,元件的布局要紧凑,要让所有的连线尽可能短,要按原理图元件功能关系去布局元件与走线。本电源图里就是先整流、再滤波、滤波后才是稳压、稳压后才是储能电容、流经电容后才给后面的电路用电。图二是上面原理图的PCB图,两个图相似。左图和右图就是走线有点不一样,左图的电源经整流后直接就到了稳压芯片的输入脚了,然后才是稳压电容,这里电容所起的滤波效果就差了很多,输出也有问题。右图就是比较好的图了。我们不仅要考虑正电源的流向问题,还必须考虑地回流问题,一般来说,正电源线和地回流线要尽可能同进同出,彼此离近点。

电源模块的PCB设计
图二 线性电源PCB图

设计线性电源PCB时还应注意,线性电源的功率稳压芯片的散热问题,热量是怎么来的,若稳压芯片前端电压是10V,输出端是5V,输出电流为500mA,那在稳压芯片上就有5V的电压降,产生的热量就为2.5W;如果输入端电压是15V,电压降就是10V,产生的热量就为5W,因此,我们布板是要根据散热功率来留出足够的散热空间或合理的散热片。线性电源一般用在压差比较小,电流比较小的场合,否则,请改用开关电源电路。

高频开关电源

开关电源就是用通过电路控制开关管进行高速的导通与截止,产生PWM波形,经过电感和续流二极管,利用电磁电转换的方式调压。开关电源功率大、效率高、发热小,我们一般用的电路有:LM2575、MC34063、SP6659等。开关电源理论上是电路两端功率相等,电压成反比,电流成反比。

电源模块的PCB设计
图三 LM2575开关电源电路原理图

开关电源PCB设计时,需要注意的地方是:反馈线的引入点、续流二极管是给谁续流。从图三可以看出,U1导通时,电流I2进入电感L1,电感的特性是电流在电感里流过时不能突然产生,也不能突然消失,电流在电感里的变化时有一个时间过程的。在脉冲电流I2流过电感的作用下,有部分电能转换成磁能,电流逐渐增大,到一定时候,控制电路U1关断了I2,由于电感的特性,电流不能突然消失,这时候二极管起作用了,它接替电流I2,所以叫续流二极管,可以看出,续流二极管是给电感用的,续流的电流I3是从C3的负端出发,经D1,L1后流入C3的正端,这里就相当于抽水机,利用电感的能量,把电容C3的电压提高了。还有就是电压检测的反馈线引入点问题,应该是经过滤波后的地方反馈回去,不然会使输出的电压纹波更大。这两点是我们很多PCB设计人员经常忽视的地方,以为同一个网络,接在那儿不是一样,其实接的地方不一样,性能影响是很大的。图四是LM2575开关电源PCB图,大家看看错的那幅图是哪里错了。
电源模块的PCB设计
图四 LM2575开关电源PCB图

我们为什么要详细讲原理图原理,因为原理图里包含了许多画PCB的信息,如元件引脚的接入点,节点网络的电流大小等,看清楚了原理图,PCB设计就不成问题了。LM7805和LM2575电路分别代表了线性电源和开关电源的典型布板电路,做PCB时,直接按这两种PCB图布局与布线就行,只是产品不同,电路板也不同,根据实际情况调整。

万变不离其宗,所以的电源电路的原理及布板方式都是如此,而每个电子产品都离不开电源及其电路,因此,学通了这两个电路,其它的也了然于胸了。

转自: wzk456的专栏

围观 344

随着计算机技术的不断提高,高性能的模拟输/输出系统越来越受到重视。无论在模拟输入系统还是在模拟输出系统中,都存在着数字信号与模拟信号共存的问题。尤其是对于一块混合信号的PCB(印刷电路板),模拟电路和数字电路交错混杂。同数字信号相比,模拟信号由于其噪声免疫能力差,容易受到数字部分的高频信号的影响,更容易遭受干扰。因此,在模拟信号和数字信号并存的混合信号系统中,如何对二者划分、处理,都要进行充分的考虑,才能提高模拟信号采集的精度。而其中对系统“地”的设计是一个很关键的问题。本文主要阐述了一种在PCB设计中比较特别的地平面铺设方式—单点接地。

1 单点接地原理

现在越来越多的多层PCB 被用到各种工程应用中,4层、8层、12层的PCB 已经很常见了,甚至根据特殊应用需求,更多层的PCB 也被应用在工程中。 相对来说,4层板应用的最为广泛。 使用多层印制板是为了得到更好的电磁兼容性。 使得印制板在正常工作时能满足所要求的电磁兼容和敏感度标准。 正确的堆叠有助于屏蔽和抑制EMI(电磁干扰)。 在4层的PCB 设计中, 硬件设计人员在分层时一般会使用如下的层划分方式:SIGNAL_TOP、GND、POWER、SIGNAL_BOTTOM。

SIGNAL_TOP为顶层的信号层,GND为地层,POWER为电源层,SIGNAL_BOTTOM为底层的信号层。

这是最常用的层划分方法,其中,对地层的处理通常的做法是给整个GND 层全部覆铜,一方面起到屏蔽作用,另一方面可以给高频数字信号一个完整的回流路径。

模拟信号和数字信号都需要回流到地,但是,随着数字电路工作速度的提高,信号边缘越来越陡峭,目前大多数工程设计中的数字系统的信号边缘都已达到了ps级别,从频域来看,这种信号有着非常丰富的高频分量, 其频谱范围甚至可以达到几十GHz。 正是由于数字信号变化速度快, 数字地上的浮动就比较大,从而造成数字地上引起的噪声就会很大。 而对于混合信号来说, 无论是数模转换还是模数转换’ 运算放大器还是ADC/DAC,模拟信号都是需要一个纯净的地作为参考平面来工作的。

如果模拟地和数字地混在一起,噪声就会影响到模拟信号。所以,在混合信号的PCB 设计中,要对数字地和模拟地进行划分。 以数据采集板卡为例,在精度和速度要求不是很高的情况下,可以只是简单的将地分割为数字地和模拟地,中间用瓷珠或者二极管连接,也可以直接一点短接,以减小数字地的波动对模拟地的影响。 但是在精度和速度都要求比较高的情况下,这种简单的分割所起的作用就微乎其微了。 这时就要进行更精细的分割了。 首先将整个地先分成纯数字地和模拟地,由于AD 芯片本身同时存在数字和模拟两部分电路, 所以要再把模拟地细分成模拟部分的数字地和模拟部分的模拟地。图1 就是一块14 位数据采集卡的地层分割示意图。 纯数字地和模拟地之间用DC-DC 配合光藕实现完全的隔离, 而模拟部分的数字地和模拟部分的模拟地在AD 芯片的下方一点连通(单AD 芯片)。

混合信号PCB设计中单点接地技术的研究
图1 数据采集卡地平面分割方法

在不考虑空间辐射的前提下, 我们来分析一下这种地平面分割方法。 数字部分本身对噪声的免疫能力比较强,而模拟部分则不同,由于模拟部分的放大器、ADC/DAC 的参考电压输入端都需要一个纯净的地平面做参考点, 而这部分的地恰恰又是最容易被“污染”的。 所以纯数字地和模拟部分的数字地在这里暂不考虑。 我们只考虑模拟部分的地平面铺设问题。

首先来看一下如图2 所示的一个典型数据采集卡的部分原理图,其中X、Y、Z分别为完成特定功能的电路(或者是芯片)。

混合信号PCB设计中单点接地技术的研究
图2 数据采集卡部分原理图

几部分电路和供电电源的低端都标有等电势符号, 表明所有的接地符号都处于同一个电位。 在实际的PCB 设计中,我们在对电路进行布图布线时, 一般都会采用如图3所示的连接方法(用导线和通过地平面连接原理是一样的)。

混合信号PCB设计中单点接地技术的研究
图3 用导线连接的地线示意图

由于有完整的地平面,所以,在进行PCB 设计时通常是将SIGNAL_TOP或者SIGNAL_BOTTOM层中各器件的地都直接就近打在地层上,采用这种接地方法的目的就是要保证各接地点的对地阻抗尽量小。这样各部分电路的等电势端之间用导线(地层同样可以看作是导线的,只是电阻要小些)连接。

但是,当考虑导线(地平面)及过孔上的电阻时情况就不一样了。如图4所示。

混合信号PCB设计中单点接地技术的研究
图4 一般布线方法

考虑到各段之间的电阻,则在各部分电路作为参考点的接地端就有了变化,假设各段的电阻为3.2mΩ这个数值是根据18#导线的电阻值计得来,那么电路Z接地端就大约有个1mV的电压偏置,电路Y接地端的电压偏置达到了700μV。小功率(或许是小信号)电路X的地端的偏置大约是352μV。如果X是一个运算放大器,它的正输入端接到本身的接地点,则相加点对以供电电源的地平面做参考点信号源就会产生一个325mV 的偏置,同时由于放大电路的存在,整个误差会被再次放大。同样,如果Z是一ADC,则相当于在其外部参考电压输入管脚的地平面上加上了一个1mV的偏置。以14位数据采集系统为例,假设,其输入范围为+5V>-5V(即量程为10V),通过计算(计算公式为:量程/214)可知其LSB为0.61mV,即使是在没有任何其他损失的情况下,ADC(模数转换芯片)已经损失了一位半,接近两位。相当于只使用了一个12分辨率的ADC,整个系统的精度不可能再达到14位。所以说,在一个分辨率为14位或者更高位的数据采集系统中,这种,情况是绝对不允许的。改善这种状况的方法如图5所示。

混合信号PCB设计中单点接地技术的研究
图5单点接地电路

从每部分电路到供电电源的地平面参考点分开导线走线。通过这种方法,电路X相对于地只有0.32μV的偏置,偏置减少了90%,现在就可以忽略不计了,电路Y的偏置也减少了90%多,只有64μV。与图4相比,这种方法极大的减小了各个电路间由于电流的叠加作用产生的相互干扰。但Z的偏置仍然是1mV左右。为了进一步改善电路Z的偏置仍然比较大的问题,改善的方法有如下几种,例如,可以使用更粗的导线作为信号的返回线,或者X和Z的位置互换,使大功率电路Z更靠近电源的地。还有一种方法就是由于电路间的相互干扰已经消失,对于对地偏置确定的电路,我们可以采用补偿的方法对其进行校正。

电路5实际上已经达到了电路2的目的,即所有电路的低端都回到单一的公共“地”点,避免在导线上共同形成电压降。 每一条线都分开返回,地线电流不会混在一起。实际上,单一接地点可以是一块真正的金属块,在公共点提供最低可能的电阻。 如果供电电源的压降必须减小到最小,则电源“高”端导线也可按相似的方法接线。

公共线也可以是一条很粗的母线,只要线上的干扰满足低电平的要求。这样的母线对于数字电路也是合适的公共地线,最后数字公共“地”接到模拟的“地”以建立整个系统的公共“地”。

包含有多个电源和多个机箱的系统则需要考虑的更多一些。通常,不管电源是谁供给2所有的线汇到公共点2然后和系统得公共端接在一起,以便工作。如图5,使所有+5V的负载都回到+5V的公共端(低端), 所有+15V的负载都回到+15V的公共端(低端),最后用一条导线将公共端连在一起。在多电源系统中2可能需要进行判断性试验确定地线接法以达到最佳的解决方案。

2 单点接地应用实例

以一块精度为万分之一的数模转换卡为例说明单点接地在实际工程中的应用方法。

在这块数模转换卡中,DA芯片使用的是BB公司的DAC7734,它是一款16位高速DAC,输出范围为-10V~+10V,数据采用串行输入,每片内有4路模拟输出,每路都有独立的基,准电压输入端。共使用两片DAC7734,对外共有8路模拟输出。

电压基准电路是使用National Semiconductor的LF442搭建的,可以进行微调,以保证输出的精度。
由于板卡上有两个DA芯片,所以在进行PCB设计时将每个DAC的周边电路的模拟地通过导线直接连接到DAC的模拟地上,然后在两个DAC中间通过一点与模拟部分的数字地连接。

根据以上研究的混合信号地平面分割以减小干扰的方法,得到如下实际布线图如图6所示。(图中只画出了一个DAC及其周围电路的地的连接情况)。

每个器件(包括其周围电容)的接地端分别用很粗的导线连接到AD或者是DA 的模拟地上,所有的地都在AD或者DA的下面与数字地一点连接。

混合信号PCB设计中单点接地技术的研究
图6 实际布线

最后的调试结果表明:在使用了单点接地的地平面处理方法后,精度得到了很好的控制,达到了万分之一,满足了设计要求,而且非常稳定。

3 结束语

随着工业现场对于A/D、D/A系统的需求越来越多,标准也越来越高,更高速度和精度的A/D、D/A系统的需求也在增大,而地平面的处理恰恰就是制约速度和精度不断提升的瓶颈。本文研究的混合信号地平面处理方法已在多个工程中得到应用,并取得了很好的效果。

转自: wzk456的专栏

围观 514

在电路设计中,一般我们很关心信号的质量问题,但有时我们往往局限在信号线上进行研究,而把电源和地当成理想的情况来处理,虽然这样做能使问题简化,但在高速设计中,这种简化已经是行不通的了。尽管电路设计比较直接的结果是从信号完整性上表现出来的,但我们绝不能因此忽略了电源完整性设计。因为电源完整性直接影响最终PCB板的信号完整性。电源完整性和信号完整性二者是密切关联的,而且很多情况下,影响信号畸变的主要原因是电源系 统。例如,地反弹噪声太大、去耦电容的设计不合适、回路影响很严重、多电源/地平面的分割不好、地层设计不合理、电流不均匀等等。

1) 去耦电容

我们都知道在电源和地之间加一些电容可以降低系统的噪声,但是到底在电路板上加多少电容?每个电容的容值多大合适?每个电容放在什么位置更好?

类似这些问题我们一般都没有去认真考虑过,只是凭设计者的经验来进行,有时甚至认为电容越少越好。

在高速设计中,我们必须考虑电容的寄生参数,定量的计算出去耦电容的个数以及每个电容的容值和放置的具体的位置,确保系统的阻抗在控制范围之内,一个基本的原则是需要的去耦电容,一个都不能少,多余的电容,一个也不要。

2) 地反弹

当高速器件的边缘速率低于0.5ns时,来自大容量数据总线的 数据交换速率特别快,当它在电源层中产生足以影响信号的强波纹时,就会产生电源不稳定问题。当通过地回路的电流变化时,由于回路电感会产生一个电压,当上 升沿缩短时,电流变化率增大,地反弹电压增加。此时,地平面(地线)已经不是理想的零电平,而电源也不是理想的直流电位。当同时开关的门电路增加时,地反 弹变得更加严重。对于128位的总线,可能有50_100个I/O线在相同的时钟沿切换。这时,反馈到同时切换的I/O驱动器的电源和地回路的电感必须尽 可能的低,否则,连到相同的地上的静止将出现一个电压毛刷。地反弹随处可见,如芯片、封装、连接器或电路板上都有可能会出现地反弹,从而导致电源完整性问 题。

从技术的发展角度来看,器件的上升沿将只会减少,总线的宽度将只会增加。保持地反弹在可接受的唯一方法是减少电源和地分布电感。对 于,芯片,意味着,移到一个阵列晶片,尽可能多地放置电源和地,且到封装的连线尽可能短,以减少电感。对于,封装,意味着移动 层封装,使电源的地平面的间距更近,如在BGA封装中用的。对于连接器,意味着使用更多的地引脚或重新设计连接器使其具有内部的电源和地平面,如基于连接 器的带状软线。对于电路板,意味着使相邻的电源和地平面尽可能地近。由于电感和长度成正比,所以尽可能使电源和地的连线短将降低地噪声。

3) 电源分配系统

电源完整性设计是一件十分复杂的事情,但是如何近年控制电源系统(电源和地平面)之间阻抗是设计的关键。理论上讲,电源系统间的阻抗越低越好,阻抗越 低,噪声幅度越小,电压损耗越小。实际设计中我们可以通过规定最大的电压和电源变化范围来确定我们希望达到的目标阻抗,然后,通过调整电路中的相关因素使 电源系统各部分的阻抗(与频率有关)目标阻抗去逼近。

来源: eepw.com

围观 509

差分信号

差分信号(Differential Signal)在高速电路设计中的应用越来越广泛,电路中最关键的信号往往都要采用差分结构设计,什么令它这么倍受青睐呢?在 PCB 设计中又如何能保证其良好的性能呢?

带着这两个问题,我们进行下一部分的讨论。 何为差分信号?通俗地说,就是驱动端发送两个等值、反相的信号,接收端通过比较这两个电压的差值来判断逻辑状态"0"还是"1"。而承载差分信号的那一对走线就称为差分走线。

差分信号和普通的单端信号走线相比,最明显的优势体现在以下三个方面:

a.抗干扰能力强,因为两根差分走线之间的耦合很好,当外界存在噪声干扰时,几乎是同时被耦合到两条线上,而接收端关心的只是两信号的差值,所以外界的共模噪声可以被完全抵消。

b.能有效抑制 EMI,同样的道理,由于两根信号的极性相反,他们对外辐射的电磁场可以相互抵消,耦合的越紧密,泄放到外界的电磁能量越少。

c.时序定位精确,由于差分信号的开关变化是位于两个信号的交点,而不像普通单端信号依靠高低两个阈值电压判断,因而受工艺,温度的影响小,能降低时序上的误差,同时也更适合于低幅度信号的电路。目前流行的 LVDS(low voltage differential signaling)就是指这种小振幅差分信号技术。

对于PCB工程师来说,最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势。也许只要是接触过Layout的人都会了解差分走线的一般要求,那就是"等长、等距"。等长是为了保证两个差分信号时刻保持相反极性,减少共模分量;等距则主要是为了保证两者差分阻抗一致,减少反射。"尽量靠近原则"有时候也是差分走线的要求之一。但所有这些规则都不是用来生搬硬套的,不少工程师似乎还不了解高速差分信号传输的本质。下面重点讨论一下PCB差分信号设计中几个常见的误区。

误区一:
认为差分信号不需要地平面作为回流路径,或者认为差分走线彼此为对方提供回流途径。造成这种误区的原因是被表面现象迷惑,或者对高速信号传输的机理认识还不够深入。差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的。地平面的部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径,其实在信号回流分析上,差分走线和普通的单端走线的机理是一致的,即高频信号总是沿着电感最小的回路进行回流,最大的区别在于差分线除了有对地的耦合之外,还存在相互之间的耦合,哪一种耦合强,哪一种就成为主要的回流通路.在PCB电路设计中,一般差分走线之间的耦合较小,往往只占10~20%的耦合度,更多的还是对地的耦合,所以差分走线的主要回流路径还是存在于地平面。当地平面发生不连续的时候,无参考平面的区域,差分走线之间的耦合才会提供主要的回流通路,尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重,但还是会降低差分信号的质量,增加 EMI,要尽量避免。也有些设计人员认为,可以去掉差分走线下方的参考平面,以抑制差分传输中的部分共模信号,但从理论上看这种做法是不可取的,阻抗如何控制?不给共模信号提供地阻抗回路,势必会造成EMI辐射,这种做法弊大于利。

误区二:
认为保持等间距比匹配线长更重要。在实际的 PCB 布线中,往往不能同时满足差分设计的要求。由于管脚分布,过孔,以及走线空间等因素存在,必须通过适当的绕线才能达到线长匹配的目的,但带来的结果必然是差分对的部分区域无法平行。PCB差分走线的设计中最重要的规则就是匹配线长,其它的规则都可以根据设计要求和实际应用进行灵活处理。

误区三:
认为差分走线一定要靠的很近。让差分走线靠近无非是为了增强他们的耦合,既可以提高对噪声的免疫力,还能充分利用磁场的相反极性来抵消对外界的电磁干扰。虽说这种做法在大多数情况下是非常有利的,但不是绝对的,如果能保证让它们得到充分的屏蔽,不受外界干扰,那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制 EMI 的目的了。如何才能保证差分走线具有良好的隔离和屏蔽呢?增大与其它信号走线的间距是最基本的途径之一,电磁场能量是随着距离呈平方关系递减的,一般线间距超过4倍线宽时,它们之间的干扰就极其微弱了,基本可以忽略。此外,通过地平面的隔离也可以起到很好的屏蔽作用,这种结构在高频的(10G以上)IC封装PCB设计中经常会用采用,被称为 CPW 结构,可以保证严格的差分阻抗控制(2Z0)。

差分走线也可以走在不同的信号层中,但一般不建议这种走法,因为不同的层产生的诸如阻抗、过孔的差别会破坏差模传输的效果,引入共模噪声。此外,如果相邻两层耦合不够紧密的话,会降低差分走线抵抗噪声的能力,但如果能保持和周围走线适当的间距,串扰就不是个问题。在一般频率(GHz 以下),EMI也不会是很严重的问题,实验表明,相距500Mils的差分走线,在3米之外的辐射能量衰减已经达到 60dB,足以满足FCC的电磁辐射标准,所以设计者根本不用过分担心差分线耦合不够而造成电磁不兼容问题。

来源: 21ic电子网

围观 126

以LVDS信号为例,说明PCB设计中高速信号的通常优化方法:

LVDS(Low Voltage Differential Signaling,低电压差分信号)是一种低摆幅的差分信号技术,它使得信号能在差分PCB线对或平衡电缆上以几百Mbps的速率传输,其低压幅和低电流驱动输出实现了低噪声和低功耗。

LVDS信号不仅是差分信号,而且是高速数字信号。因此,对用来传输LVDS的PCB线对必须采取措施,以防止信号在媒质终端发生反射,同时应减少电磁干扰以保证信号的完整性。在PCB布线时需要注意的一些问题如下。

(1)采用多层板结构形式,由于LVDS信号属于高速信号,故与其相邻的层应为地层,且应对LVDS信号进行屏蔽以防止干扰。对于密度不是很大的板子,在物理空间条件允许的情况下,最好将LVDS信号与其他信号分别入在不同的层。

(2)控制传输线阻抗,各类差分线的阻抗要求是不同的,根据设计要求,通过阻抗计软件算出差分阻抗和对应的线宽间距,并设置到约束管理器。差分线通过互相耦合来减少共模干扰,在条件许可的情况下要尽可能平行布线,两根线中间不能有过孔或其他信号。差分对需要严格控制相位,所以对内需要严格控制等长。

(3)遵守紧耦合的原则,当两条差分信号线距离很近时,电流传输方向相反,其磁场相互抵消,电场相互耦合,电磁辐射也要小得多。为减少损耗,高速差分线换层时可以在换层孔的附近添加地过孔。

(4)走线尽可能地短而直,信号的辐射强度是和信号线的走线长度成正比的,高频的信号引线越长,它就越容易耦合到靠近它的元器件上去。所以对诸如信号的时钟、晶振、DDR的数据、LVDS线、USB线、HDMI线等高频信号线都是要求尽可能的走线越短越好。避免出现太多的拐弯,高频电路布线的引线最好采用全直线,需要转折,拐弯处尽量用45ᵒ或弧线,避免90ᵒ拐弯;这种要求在低频电路中仅仅用于提高铜箔的固着强度,而在高频中,满足这一要却可以减少高频信号对外的发身和相互间的耦合。应尽量减少布线中的过孔数和其他会引起线路不连续性的因素。

(5)不同差分线对之间的间距不能太小,LVDS对走线方式选择没有限制,微带线和带状线均可,但是必须注意要有良好的参考平面。不同差分线对之间的间距不能太小,至少应大于3~5位的差分线间距。必要时可在不同差分线以对之间加地孔隔离以防止相互间的串扰。

(6)LVDS信号远离其他信号,对LVDS信号和其他信号,如TTL信呈,最好使用不同的走线层。如果因为设计限制必须使用同一层走线时,LVDS走线和TTL走线的距离应该足够远,至少应大于3~5位的差分线间距。

(7)LVDS差分信号不可以跨平面分割,尽管两根差分信号互为回流路径,跨平面分割不会割断信号的回流,但是跨平面分割分的传输线会因为缺少参考平面而导致阻抗不连续。

(8)接收端的匹配电阻要尽量靠近接收引脚,距离要尽量短,接线距离也要尽可能的短。

(9)控制匹配电阻的精度,使用终端匹配电阻可实现对差分传输线的匹配,其阻值一般在90~130Ω之间。电路也需要用此终端匹配电阻来产生正常工作的差分电压。对于点对点的拓扑,走线的阻抗通常控制在100Ω,但匹配电阻可以根据实际的情况进行调整。

(10)未使用的引脚处理,所有未使用的LVDS接收器输入引脚悬空,所有未使用的LVDS和TTL输出引脚悬空,所有未使用的TTL发送/驱动器输入和控制/使能引脚接电源或地。

来源: eechina.com

围观 528

我们常把晶振比喻为数字电路的心脏,这是因为,数字电路的所有工作都离不开时钟信号,晶振直接控制着整个系统,若晶振不运作那么整个系统也就瘫痪了,所以晶振是决定了数字电路开始工作的先决条件。

我们常说的晶振,是石英晶体振荡器和石英晶体谐振器两种,他们都是利用石英晶体的压电效应制作而成。在石英晶体的两个电极上施加电场会使晶体产生机械变形,反之,如果在晶体两侧施加机械压力就会在晶体上产生电场。并且,这两种现象是可逆的。利用这种特性,在晶体的两侧施加交变电压,晶片就会产生机械振动,同时产生交变电场。这种震动和电场一般都很小,但是在某个特定频率下,振幅会明显加大,这就是压电谐振,类似于我们常见到的LC回路谐振。

电子电路的心脏-晶振的应用与合理的PCB设计

作为数字电路中的心脏,晶振在智能产品中是如何发挥作用的呢?以智能家居如空调、窗帘、安防、监控等产品来说,都需要无线传输模块,它们通过蓝牙、WIFI或ZIGBEE等协议,将模块从一端发到另一端,或直接通过手机控制,而晶振就是无线模块里的核心元件,影响着整系统的稳定性,所以选择好系统使用的晶振,决定了数字电路的成败。

电子电路的心脏-晶振的应用与合理的PCB设计

由于晶振在数字电路中的重要性,在使用和设计的时候我们需要小心处理:

1、晶振内部存在石英晶体,受到外部撞击或跌落时易造成石英晶体断裂破损,进而造成晶振不起振,所以在设计电路时要考虑晶振的可靠安装,其位置尽量不要靠近板边、设备外壳等。

2、在手工焊接或机器焊接时,要注意焊接温度。晶振对温度比较敏感,焊接时温度不能过高,并且加热时间尽量短。

合理的晶振布局可以抑制系统辐射干扰

一、问题描述

该产品为野外摄像机,内分核心控制板、sensor 板、摄像头、SD 存储卡和电池五部分组成,外壳为塑胶壳,小板仅有两个接口:DC5V 外接电源接口和数据传输的USB 接口。经过辐射测试发现有33MHz 左右的谐波杂讯辐射问题。

原始测试数据如下:

电子电路的心脏-晶振的应用与合理的PCB设计

二、分析问题

该产品外壳结构塑胶外壳,是非屏蔽材料,整机测试只有电源线和USB 线引出壳体,难道干扰频点是由电源线和USB 线辐射出来的吗?故分别作了一下几步测试:

( 1 ) 仅在电源线上加磁环,测试结果:改善不明显;
( 2 ) 仅在USB 线上加磁环,测试结果:改善仍然不明显;
( 3 ) 在USB 线和电源线都加磁环,测试结果:改善较明显,干扰频点整体有所下降。

从上可得,干扰频点是从两个接口带出来的,并非是电源接口或USB 接口的问题,而是内部干扰频点耦合到这两个接口所导致的,仅屏蔽某一接口不能解决问题。

经过近场量测发现,干扰频点来之于核心控制板的一个32.768KHz 的晶振,产生很强的空间辐射,使得周围的走线和GND 都耦合了32.768KHz 谐波杂讯,再通过接口USB 线和电源线耦合辐射出来。而该晶振的问题在于以下两点问题所导致的:

( 1 ) 晶振距离板边太近,易导致晶振辐射杂讯。
( 2 ) 晶振下方有布信号线,,这易导致信号线耦合晶振的谐波杂讯。
( 3 ) 滤波器件放在晶振下方,且滤波电容与匹配电阻未按照信号流向排布,使得滤波器件的滤波效果变差。

电子电路的心脏-晶振的应用与合理的PCB设计

三、解决对策

根据分析得出以下对策:

(1)晶体的滤波电容与匹配电阻靠近CPU 芯片优先放置,远离板边;
(2)切记不能在晶体摆放区域和下方投影区内布地;
(3)晶体的滤波电容与匹配电阻按照信号流向排布,且靠近晶体摆放整齐紧凑;
(4)晶体靠近芯片处摆放,两者间的走线尽量短而直。

可以参考如下图布局方式:

电子电路的心脏-晶振的应用与合理的PCB设计

经整改后,样机测试结果如下:

电子电路的心脏-晶振的应用与合理的PCB设计

四、结论

现今很多系统晶振现今很多系统晶振时钟频率高,干扰谐波能量强;干扰谐波除了从其输入与输出两条走线传导出来,还会从空间辐射出来,若布局不合理,容易造成很强的杂讯辐射问题,而且很难通过其他方法来解决,因此在PCB 板布局时对晶振和CLK 信号线布局非常重要。

晶振的PCB设计注意事项

(1) 耦合电容应尽量靠近晶振的电源引脚,位置摆放顺序:按电源流入方向,依容值从大到小依次摆放,容值最小的电容最靠近电源引脚。

(2) 晶振的外壳必须接地,可以晶振的向外辐射,也可以屏蔽外来信号对晶振的干扰。

(3) 晶振下面不要布线,保证完全铺地,同时在晶振的300mil范围内不要布线,这样可以防止晶振干扰其他布线、器件和层的性能。

(4) 时钟信号的走线应尽量短,线宽大一些,在布线长度和远离发热源上寻找平衡。

(5) 晶振不要放置在PCB板的边缘,在板卡设计时尤其注意该点。

转自: 硬件十万个为什么

围观 376

首先,在PCB设计做图之前,应对一些重要信号进行Space设置和一些线宽设置,如果没有Layoutguaid,这就要求我们自已要有这方面的经验,一般情况下我们要注意以下信号的基本走线规则:

1、CPU的走线:

在PCB设计中,CPU的走线一般情况下是走5/10 Control线间距要稍大些,在20mil左右,
Data线(0-63) 64根;
Address线(3-31) REQ(0-4)等
Control线(一般分布在data线和Address线的中间)
Data线走线时每16根线为一组走在一起,走同层。
(0-15) (16-31) (32-47) (48-63)且每组分布2-3 根控制线,Address线走线时每16根为一组走在一起,走同层,所不同的是Address线是从(3-31)前面(0-2)没有。一般分2组,
(3-16) 加5根REQ的线,18根;
(17-31) 16根;
CPU信号走线时还应与其他信号用20-30mil的GND线分开,如DDR的信号,以方便打VIA下内层GND,起到包地的作用。

2、DDR信号:

DDR的线除Control线外,一般也是走5/10 Control线要保持20mil的线距,
和CPU一样也主要分为以下3类:
Data线(0-63) 64根
Address线(0-13)另外还有一些其他名字的address信号线,
Control线(一般分布在data 和 address的线中间)
Data线走线时每8根为一组另加DQM,DQS2根Control线走在一起,走同层,主要分组方式为:
MD (0-7) 加 DQM0 DQS0
MD (8-15) 加 DQM 1 DQS 1
MD (16-23) 加 DQM 2 DQS 2
MD (24-31) 加 DQM3 DQS 3
MD (32-39) 加 DQM 4 DQS 4
MD (40-47) 加 DQM 5 DQS 5
MD (48-55) 加 DQM 6 DQS 6
MD (56-63) 加 DQM 7 DQS 7
Address线尽量全部走在一起;
另外DDR部分还有3对CLK 线如果是双通道的DDR则有6对CLK线,CLK配对走,与其他信号应至少保持20mil以上的间距。
DDR和CPU 一样也应与其他信号用20-30mil的GND信号隔开,主要是CPU和AGP的信号

3、 CLK信号:

CLK信号是主板当中最为重要的信号,一般大至有以下几种:
200兆
100兆
66 兆
48 兆
16 兆
一般前2种主要是用于CPU 和 NB 当中,为高频CLK线,应至少保持25mil以上的间距,配对走,一般走5/7,
第3种主要用于DDR 和SB 当中,走20/7/5/7/20,
第4种一般用于PCI 和 AGP 当中,走20/7/5/7/20,
第5种一般用得很少,主要是用于一些小的IC.和AUDIO 部分,这种CLK相对前几种要稍显得不是那么的重要,走15/5/15即可,
CLK信号还应少打via,一般不可超过2个VAI.走线时尽量参考到GND.晶振在元件面不可走线,晶振的信号尽量要短。

4、IDE信号:

IDE信号主要有(pd0-15)16根线加2根控制线,还有一些其他信号的线,控制线一般在25pin,和27pin,Space走10/5/10即可,

5、USB信号:

USB1.0 走10/10/10.与其他信号空20mil以上即可;
USB2.0 走7.5/7.5/7.5与其他信号空20mil以上即可;
走线时尽量参考到GND层。少打VAI,尽量不要超过2个VAI.

6、LAN信号:

LAN,信号一般有2对信号,配对走,走20/7/5/7/20或20/10/10/10/20.
走线时尽量参考到GND层。少打VAI,尽量不要超过2个via.

7、AUDIO 信号:

AUDIO 信号一般走10/10即可,一般不能穿其他信号区过,其他信号区也不能穿AUDIO区过。

8、VLINK信号

VLINK信号一般有11根data线和2根控制线,2根控制线配对走,VLINK 信号的间距要大一些,至少要保持15mil 以上,2根对线与其他VLINK信号要保持20mil的线距。不要超过2个via,要包地。

9、PCI信号:

PCI信号要求不是那么的高,走5/5/5即可。

10、电源信号:

电源信号走线时应注意线宽,主要是要分清电源的来源和电流量,一般我们1A走40mil线宽即可,线宽不够时可考虑铺铜或切到内层,应尽量不要与重要信号走太近。
以上差不多介绍了PCB设计中主板各種類型信號的基本走線要求,希望各位继续努力,对各种类型的信号和走线要求作进一步的了解和认识。

转自: eechina.com

围观 359

在电子设计领域,高性能设计有其独特挑战。

高速设计的诞生

近些年,日益增多的高频信号设计与稳步增加的电子系统性能紧密相连。随着系统性能的提高,PCB设计师的挑战与日俱增:更微小的晶粒,更密集的电路板布局,更低功耗的芯片要求。随着所有技术的迅猛发展,我们已成为高速设计的核心,需要考虑其复杂性和所有因素。

回顾

在过去30年,PCB设计发生了很大变化。 1987年,我们认为0.5微米是技术的终结者,但今天,22纳米工艺已变成了常态。如下图所示,1985年的边缘速率推进了设计复杂性的提升(通常为30纳秒),而如今边缘速率已变成1纳秒。

过去30年边缘速率的变化

技术进步中伴随各种问题

技术的进步总是伴随着一系列问题。随着系统性能的提升和高速设计的采纳,一些问题必须在设计环境中进行处理。下面,我们来总结一下面临的挑战:

信号质量

IC制造商倾向于更低的核心电压和更高的工作频率,这就导致了急剧上升的边缘速率。无端接设计中的边缘速率将会引发反射和信号质量问题。

串扰

在高速信号设计中,密集路径往往会导致串扰——在PCB上,走线间的电磁耦合关联现象。

串扰可以是同一层上走线的边缘耦合,也可以是相邻层上的宽边耦合。耦合是三维的。与并排走线路径相比,平行路径和宽边走线会造成更多串扰。

宽边耦合(顶部)相比于边缘耦合(底部)

辐射

在传统设计中的快速边缘速率,即使使用与先前相同的频率和走线长度,也会在无端接传输线上产生振铃。这从根本上导致了更高的辐射,远远超过了无终端传输线路的FCC/CISPR B类限制。

10纳秒(左)和1纳秒(右)的边缘速率辐射

设计解决方案

信号和电源完整性问题会间歇出现,很难进行判别。所以最好的方法,就是在设计过程中找到问题根源,将之清除,而不是在后期阶段试图解决,延误生产。通过叠层规划工具,能更容易地在您的设计中,实现信号完整性问题的解决方案。

电路板叠层规划

高速设计的头等大事一定是电路板叠层。基板是装配中最重要的组成部分,其规格必须精心策划,避免不连续的阻抗、信号耦合和过量的电磁辐射。在查看您下次设计的电路板叠层时,请牢记以下提示和建议:

所有信号层需相邻并紧密耦合至不间断的参考平面,该平面可以创建一个明确的回路,消除宽边串扰。

每个信号层的基板都邻接至参考平面

有良好的平面电容来减少高频中的交流阻抗。紧密耦合的内电层平面来减小顶层的交流阻抗,极大程度减少电磁辐射。

降低电介质高度会大大减少串扰现象,而不会对电路板的可用空间产生影响。

基板应能适用一系列不同的技术。例如:50/100欧姆数位,40/80欧姆DDR4,90欧姆USB。

布线和工作流程

精心策划叠层后,下一步便需关注电路板布线。基于设计规则和工作区域的精心配置,您能够最高效成功地对电路板进行布线。以下这些提示,能帮助您的布线更加容易,避免不必要的串扰、辐射和信号质量问题:

简化视图,以便清楚查看分割平面和电流回路。为此,首先确定哪个铜箔平面(地或电源)作为每个信号层的参考平面,然后打开信号层和内电层平面同时查看。这能帮助您更容易地看到分割平面的走线。

多重信号层(左)、顶层和相邻平面视图(右)

如果数字信号必须穿越电源参考平面,您可以靠近信号放置一或两个去耦电容(100nF)。这样,就在两个电源之间提供了一个电流回路。

避免平行布线和宽边布线,这会比并排布线导致更多串扰。

除非使用的是同步总线,否则,平行区间越短越好,以减少串扰。为信号组留出空间,使其地址和数据间隔是走线宽度的三倍。

在电路板的顶层和底层使用组合微带层时要小心。这可能导致相邻板层间走线的串扰,危及信号完整性。

按信号组的最长延迟为时钟(或选通)信号走线,这保证了在时钟读取前,数据已经建立。

在平面之间对嵌入式信号进行走线,有助于辐射最小化,还能提供ESD保护。

信号清晰度

在未来,电子设计的复杂性毫无疑问会持续增加,这会给PCB设计师带来一系列亟待解决的挑战。确保电路板叠层、阻抗、电流回路的正确配置,是设计稳定性的基础。

来源: 捷配电子市场网

围观 304

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